像素阵列制造技术

本说明书涉及一种像素阵列，包括一个或多个像素(PIX1)。每个像素包括第一晶体管，其具有耦合到光电二极管的其控制节点、耦合到第一输出电压轨(VS)的第一主导通节点以及耦合到第二电压轨(VCS)的第二主导通节点。该阵列包括将第一电压轨(VS)耦合到第一电源轨(VDD)的可变阻抗(404)和将第二电压轨(VCS)耦合到第二电源轨(GND)的电流源(402)，可变阻抗(404)基于第二电压轨(VCS)上的电压来控制。该阵列包括将第二电压轨(VCC)耦合到第三电压轨(VINIT1)的第一开关(4002)。(VINIT1)的第一开关(4002)。(VINIT1)的第一开关(4002)。

【技术实现步骤摘要】
像素阵列


[0001]本公开总体上涉及图像传感器领域，并且特别是涉及像素阵列和像素阵列控制方法。

技术介绍

[0002]在CMOS(“互补金属氧化物半导体”)图像传感器中，通常通过使用以电压跟随器配置组装的像素的晶体管来读取由传感器的像素的光电二极管生成的电压电平。此晶体管例如使其导通节点中的一个耦合至电源轨，且使其另一导通节点例如经由也被称为读出晶体管的线选择晶体管耦合至输出线。电流源例如用于在输出线上汲取电流，并且这使得能够读取存在于电压跟随器晶体管的栅极的电平处的电压。

技术实现思路

[0003]存在对CMOS图像或光传感器以及控制传感器的方法的需要，以克服已知CMOS图像或光传感器及其已知控制方法的全部或部分缺点。
[0004]实施例克服了已知CMOS图像或光传感器及其已知控制方法的全部或部分缺点。
[0005]实施例提供了一种像素阵列，包括：
[0006]‑
一个或多个像素，所述一个或多个像素中的每个包括第一晶体管，其具有：耦合到光电二极管的其控制节点；耦合到第一输出电压轨的其主导通节点中的第一主导通节点；以及耦合到第二电压轨的其主导通节点中的第二主导通节点；
[0007]‑
可变阻抗，所述可变阻抗将第一电压轨耦合到像素阵列的第一电源轨；
[0008]‑
电流源，所述电流源将第二电压轨耦合到像素阵列的第二电源轨，可变阻抗基于第二电压轨上的电压来控制；以及
[0009]‑
第一开关，所述第一开关将第二电压轨耦合到第三电压轨。
[0010]根据实施例，像素阵列还包括差分放大器，所述差分放大器具有耦合到第二电压轨的第一输入、耦合到参考电压的第二输入、以及耦合到可变阻抗的控制输入的输出。
[0011]根据实施例，像素阵列包括被配置为递送参考电压并且至少根据温度修改参考电压的电路。
[0012]根据实施例，第三电压轨的电压被配置为导通第一开关以使得可变阻抗等效于断开电路。
[0013]根据实施例，像素阵列还包括第二开关，所述第二开关将第一电压轨耦合到第四电压轨。
[0014]根据实施例，与第一电源轨上的电压相比，第四电压轨的电压更接近于第二电源轨上的电压。
[0015]根据实施例，每个像素还包括：第二晶体管，所述第二晶体管将第一晶体管的控制节点耦合到复位电压轨；以及第三晶体管，所述第三晶体管将第一晶体管的第一导通节点耦合到第一电压轨。
[0016]根据实施例，复位电压轨的电压确定第四电压轨的电压的值。
[0017]根据实施例，每个像素还包括转移栅极，所述转移栅极将第一晶体管的控制节点耦合到光电二极管。
[0018]实施例提供了一种控制像素阵列的像素的方法，该方法包括：对于像素的每个读取操作，导通将第二电压轨耦合到第三电压轨的第一开关，第二电压轨耦合到像素的第一晶体管的第二导通节点，该像素的第一晶体管具有耦合到第一输出电压轨的第一导通节点以及耦合到像素的光电二极管的控制节点，第一电压轨通过可变阻抗耦合到第一电源轨，并且第二电压轨通过电流源耦合到第二电源轨，可变阻抗基于第二电压轨上的电压来控制。
[0019]根据实施例，第三电压轨的电压被配置成导通第一开关以使得可变阻抗等效于断开电路。
[0020]根据实施例：
[0021]‑
每个像素还包括：第二晶体管，所述第二晶体管将第一晶体管的控制节点耦合到复位电压轨；以及第三晶体管，所述第三晶体管将第一晶体管的第一导通节点耦合到第一电压轨；以及
[0022]‑
在第三晶体管保持导通的时段之前实施第一开关的导通。
[0023]根据实施例，第二开关将第四电压轨耦合到第一电压轨并且在第一开关导通的同时切换到导通状态。
[0024]根据实施例，复位电压轨的电压确定第四电压轨的电压的值。
[0025]根据实施例，与第一电源轨上的电压相比，第四电压轨的电压更接近于第二电源轨上的电压。
附图说明
[0026]前面的特征和优点以及其它特征和优点将在参照附图以说明而非限制的方式给出的具体实施例的公开的其余部分中详细描述，其中：
[0027]图1示出了图像传感器的示例；
[0028]图2示出了图1的图像传感器的像素的示例；
[0029]图3示出了图1的图像传感器的操作的示例；
[0030]图4示出了图像传感器的另一示例；
[0031]图5示出了图4的传感器的像素的示例；
[0032]图6示出了图像传感器的实施例；以及
[0033]图7示出了图像传感器的另一实施例。
具体实施方式
[0034]类似的特征已经在各个图中由类似的附图标记指定。特别地，在各种实施例中共有的结构和/或功能特征可以具有相同的附图标记并且可以配置相同的结构、尺寸和材料性质。
[0035]为了清楚起见，仅详细的图示和描述了对于理解本文所描述的实施例有用的步骤和元件。特别地，用于控制这样的像素阵列中的像素的行和列的电路没有被详细描述，这样
的电路是本领域技术人员公知的。
[0036]除非另有说明，否则当提及连接在一起的两个元件时，这表示除了导体之外没有任何中间元件的直接连接，而当提及耦合在一起的两个元件时，这表示这两个元件可以连接，或者它们可以经由一个或多个其它元件耦合。
[0037]在以下公开中，当参考绝对位置限定符时，诸如术语“前”、“后”、“顶”、“底”、“左”、“右”等，或参考相对位置限定符，诸如术语“上”、“下”、“上”、“下”等，或者参考取向的限定符，诸如“水平”、“垂直”等，除非另有规定，否则参考图的取向。
[0038]除非另有规定，否则表述“周围”、“大概”、“基本上”和“大约”表示在10％以内，并且优选地在5％以内。
[0039]除非另有规定，否则节点或轨的电压对应于以参考电势(例如接地电势GND)为参考的节点或轨的电势。
[0040]除非另有规定，否则相同的参考可以指定导电轨和此导电轨上的电压两者。
[0041]文献FR3089682(B1)、US2020185441(A1)和CN111277775(A)描述了CMOS图像或光传感器的像素阵列，这些文献在法律规定的范围内通过引用被并入本文。
[0042]图1是上述文献的图4的副本。更具体地，图1示意性地示出了图像或光传感器的像素阵列的列400的示例，该阵列可以包括多个列400。
[0043]图1的列400例如包括N个像素电路PIX1至PIXN，其中N例如等于至少2。在其它示例中，然而，列400可以包括单个像素电路。优选地，N个像素电路PIX1至PIXN彼此相同。
[0044]每个像素电路耦合在输出电压轨VS和另一电压轨VCS之间。换句话说，每个像素电路包括连接到轨VS的节点和连接到轨VCS的节点。
[0045]图2示意性地示出了图1的像素电路PIX1的示例，图1的其它像素电路PIX本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种像素阵列，包括：
‑
一个或多个像素(PIX1)，所述一个或多个像素(PIX1)中的每个包括第一晶体管(204、104)，所述第一晶体管(204、104)具有：耦合到光电二极管(102)的其控制节点(SN)；耦合到第一输出电压轨(VS)的其主导通节点中的第一主导通节点；以及耦合到第二电压轨(VCS)的其主导通节点中的第二主导通节点；
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可变阻抗(404、904)，所述可变阻抗(404、904)将所述第一电压轨(VS)耦合到所述像素阵列的第一电源轨(VDD、GND)；
‑
电流源(402、902)，所述电流源(402、902)将所述第二电压轨(VCS)耦合到所述像素阵列的第二电源轨(GND、VDD)，所述可变阻抗(404、904)基于所述第二电压轨(VCS)上的电压来控制；以及
‑
第一开关(4002、9002)，所述第一开关(4002、9002)将所述第二电压轨(VCS)耦合到第三电压轨(VINIT1、VINIT3)。2.根据权利要求1所述的像素阵列，还包括差分放大器(406)，所述差分放大器(406)具有耦合到所述第二电压轨(VCS)的第一输入、耦合到参考电压(VREF)的第二输入、以及耦合到所述可变阻抗(404、904)的控制输入的输出。3.根据权利要求2所述的像素阵列，包括被配置为递送所述参考电压(VREF)以及至少根据温度修改所述参考电压(VREF)的电路(408)。4.根据权利要求1至3中任一项所述的像素阵列，其中，所述第三电压轨的电压(VINIT1、VINIT3)被配置成导通所述第一开关(4002、9002)以使得所述可变阻抗(404、904)等效于断开电路。5.根据权利要求1至4中任一项所述的像素阵列，还包括第二开关(4004、9004)，所述第二开关(4004、9004)将所述第一电压轨(VS)耦合到第四电压轨(VINIT2、VINIT4)。6.根据权利要求5所述的像素阵列，其中，与所述第一电源轨上的电压(VDD、GND)相比，所述第四电压轨的电压(VINIT2、VINIT4)更接近于所述第二电源轨上的电压(GND、VDD)。7.根据权利要求1至6中任一项所述的像素阵列，其中，每个像素(PIX1)还包括：第二晶体管(502、1002)，所述第二晶体管(502、1002)将所述第一晶体管(204、104)的控制节点(SN)耦合到复位电压轨(VRST)；以及第三晶体管(504、1004)，所述第三晶体管(504、1004)将所述第一晶体管(204、104)的第一导通节点耦合到所述第一电压轨(VS)。...

【专利技术属性】
技术研发人员：弗朗索瓦，
申请(专利权)人：原子能与替代能源委员会，
类型：发明
国别省市：