时钟计数器、时钟计数方法及存储装置制造方法及图纸

本公开实施例涉及一种时钟计数器、时钟计数方法及存储装置，时钟计数器包括时钟分频模块、多个计数模块及累加模块，时钟分频模块用于接收时钟信号，被配置为对时钟信号分频，输出多个分频时钟信号，多个分频时钟信号的脉冲数量之和等于时钟信号的脉冲数量；多个计数模块与时钟分频模块连接，每个计数模块被配置为分别对每一个分频时钟信号的脉冲进行计数并生成初始计数值；累加模块与多个计数模块连接，被配置为将多个计数模块的初始计数值累加生成目标计数值。本公开实施例能够有效地降低高频率时钟计数器的进位运算延时，避免产生因计数器进位运算延时超过计数时钟周期导致计数错误的情况，提高时钟计数器的工作频率。提高时钟计数器的工作频率。提高时钟计数器的工作频率。

【技术实现步骤摘要】
时钟计数器、时钟计数方法及存储装置


[0001]本公开实施例涉及集成电路领域，特别是涉及一种时钟计数器、时钟计数方法及存储装置。

技术介绍

[0002]中央处理器或微处理器等各种控制芯片中一般会设置系统时钟发生器，系统时钟发生器会产生一系列原始的高频脉冲波，这些原始的高频脉冲波被输入到时钟发生器芯片内，经过整形与分频，然后分配给控制芯片内部不同功能电路需要的各种频率。
[0003]然而，在设计诸如工作频率高于1Ghz的高频率时钟计数器时，由于器件本身的速度限制，计数器进位运算延时可能大于该计数器的计数时钟周期，导致计数错误，从而降低了运用此类高频率时钟计数器的功能电路工作的性能与可靠性，并限制了运用此类高频率时钟计数器的控制芯片的运行速度。

技术实现思路

[0004]基于此，有必要针对上述
技术介绍
中的技术问题提供一种时钟计数器、时钟计数方法及存储装置，能够有效地降低高频率时钟计数器的进位运算延时，避免产生因计数器进位运算延时超过计数时钟周期导致计数错误的情况，提高时钟计数器的工作频率。
[0005]根据本公开的一些实施例，提供了一种时钟计数器，包括时钟分频模块、多个计数模块及累加模块，时钟分频模块用于接收时钟信号，被配置为对时钟信号分频，输出多个分频时钟信号，多个分频时钟信号的脉冲数量之和等于时钟信号的脉冲数量；多个计数模块与时钟分频模块连接，每个计数模块被配置为分别对每一个分频时钟信号的脉冲进行计数并生成初始计数值；累加模块与多个计数模块连接，被配置为将多个计数模块的初始计数值累加生成目标计数值。
[0006]上述实施例中的时钟计数器，利用时钟分频模块对时钟信号分频并输出多个分频时钟信号，再利用多个计数模块分别对降低频率后的分频时钟信号单独计数，相对于直接对时钟信号进行计数，有效地减少了计数模块的进位运算延迟时间，然后利用累加模块将多个计数模块输出的初始计数值累加，生成目标计数值，避免产生因计数器进位运算延时超过计数时钟周期导致计数错误的情况，提高了计数器的工作频率；从而提高了运用本公开实施例提供时钟计数器的功能电路工作的性能与可靠性，有助于提高运用本公开实施例提供时钟计数器的控制芯片的运行速度。
[0007]在一些实施例中，时钟信号的频率为分频时钟信号的频率的整数倍。由于分频时钟信号为利用时钟分频模块对时钟信号进行分频后得到的，可以基于不同的应用场景设置时钟分频模块为二分频模块、三分频模块或四分频模块等，对应将时钟信号分频为二分频信号、三分频信号及四分频信号等，以满足不同应用场景对时钟频率的不同需求。
[0008]在一些实施例中，时钟分频模块包括时钟分频单元及逻辑单元，时钟分频单元与时钟信号连接，用于根据时钟信号生成至少一个初始分频时钟信号；逻辑单元与时钟分频
单元的输出端及时钟信号均连接，用于根据初始分频时钟信号与时钟信号生成多个分频时钟信号。通过利用时钟分频单元将时钟信号分频为至少一个初始分频时钟信号，然后利用逻辑单元根据初始分频时钟信号与时钟信号之间的逻辑关系，生成多个周期为时钟信号周期整数倍的分频时钟信号，以便于后续分别对分频时钟信号的上升沿或下降沿进行计数，并将所有计数的和值作为对时钟信号中脉冲数量的计量值。
[0009]在一些实施例中，多个分频时钟信号包括第一二分频时钟信号及第二二分频时钟信号；逻辑单元包括第一与门、第二与门及第一反相器；第一与门的第一输入端与时钟信号连接，第二输入端与时钟分频单元的输出端连接，输出端用于输出第一二分频时钟信号；第一反相器的输入端与时钟分频单元的输出端连接，第一反相器的输出端与第二与门的第二输入端连接；第二与门的第一输入端与时钟信号连接，输出端用于输出第二二分频时钟信号。本实施例便于后续分别对第一二分频时钟信号、第二二分频时钟信号的上升沿或下降沿进行计数，并将两个计数的和值作为对时钟信号中脉冲数量的计量值，相对于直接对时钟信号中脉冲数量进行计数，有效地减少了计数模块的进位运算延迟时间，避免产生因计数器进位运算延时超过计数时钟周期导致计数错误的情况，提高了计数器的工作频率、稳定性与可靠性。
[0010]在一些实施例中，时钟分频单元包括第二反相器及第一D触发器，第一D触发器的时钟输入端接收时钟信号，第一D触发器的数据输入端与第二反相器的输出端连接，第一D触发器的数据输出端与第二反相器的输入端连接，第一D触发器的输出端输出初始分频时钟信号，以生成频率为时钟信号频率一半的初始分频时钟信号，便于后续利用逻辑单元根据该初始分频时钟信号与时钟信号之间的逻辑关系生成多个分频时钟信号。
[0011]在一些实施例中，多个分频时钟信号的频率相等，便于降低用于后续对多个分频时钟信号进行分别计数的计数模块的设计复杂度，降低电路的成本与可靠性。
[0012]在一些实施例中，不同分频时钟信号的脉冲相互错位，以便于后续利用累加模块根据多个计数模块的和值计算时钟信号中脉冲数量。
[0013]在一些实施例中，每一计数模块包括N个第二D触发器，依次记为第二D1触发器、
…
、第二D
i
触发器、
…
、第二D
N
触发器及与N个第二D触发器对应设置的N个半加器，依次记为第一半加器、
…
、第i半加器、
…
、第N半加器，1≤i≤N，i、N均为正整数；同一计数模块中的第二D触发器的时钟输入端接收的分频时钟信号相同，不同计数模块中的第二D触发器的时钟输入端接收的分频时钟信号不同；第二D
i
触发器的输出端连接第i半加器的第二输入端，第二D
i
触发器的数据输入端连接第i半加器的和值输出端，第i半加器的第一输入端连接第i
‑
1半加器的进位端，其中，第一半加器的第一输入端接收复位信号；N个第二D触发器的输出端的值构成一个初始计数值。本实施例实现对第一二分频时钟信号、第二二分频时钟信号的上升沿或下降沿分别计数，并将两个计数的和值作为对时钟信号中脉冲数量的计量值，相对于直接对时钟信号中脉冲数量进行计数，有效地减少了计数模块的进位运算延迟时间，避免产生因计数器进位运算延时超过计数时钟周期导致计数错误的情况，提高了计数器的工作频率、稳定性与可靠性。
[0014]在一些实施例中，累加模块包括多输入加法器，多输入加法器用于对各计数模块的初始计数值进行累加生成目标计数值，实现对时钟信号中脉冲数量智能计数，相对于直接对时钟信号中脉冲数量进行计数，有效地减少了计数模块的进位运算延迟时间，避免产
生因计数器进位运算延时超过计数时钟周期导致计数错误的情况，提高了计数器的工作频率、稳定性与可靠性。
[0015]在一些实施例中，时钟计数器包括2个计数模块，累加模块包括N+1个全加器，依次记为第1全加器、
…
、第i全加器、
…
、第N+1全加器；第i全加器的第一输入端与一个计数模块中的第二D
i
触发器的输出端连接，第i全加器的第二输入端与另一个计数模块中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟计数器，其特征在于，包括：时钟分频模块，用于接收时钟信号，被配置为对所述时钟信号分频，输出多个分频时钟信号，多个所述分频时钟信号的脉冲数量之和等于所述时钟信号的脉冲数量；多个计数模块，与所述时钟分频模块连接，每个所述计数模块被配置为分别对每一个所述分频时钟信号的脉冲进行计数并生成初始计数值；累加模块，与所述多个计数模块连接，被配置为将多个所述计数模块的所述初始计数值累加生成目标计数值。2.根据权利要求1所述的时钟计数器，其特征在于，所述时钟信号的频率为所述分频时钟信号的频率的整数倍。3.根据权利要求2所述的时钟计数器，其特征在于，所述时钟分频模块包括：时钟分频单元，与所述时钟信号连接，用于根据所述时钟信号生成至少一个初始分频时钟信号；逻辑单元，与所述时钟分频单元的输出端及所述时钟信号均连接，用于根据所述初始分频时钟信号与所述时钟信号生成所述多个分频时钟信号。4.根据权利要求3所述的时钟计数器，其特征在于，所述多个分频时钟信号包括第一二分频时钟信号及第二二分频时钟信号；所述逻辑单元包括第一与门、第二与门及第一反相器；所述第一与门的第一输入端与所述时钟信号连接，第二输入端与所述时钟分频单元的输出端连接，输出端用于输出所述第一二分频时钟信号；所述第一反相器的输入端与所述时钟分频单元的输出端连接，第一反相器的输出端与所述第二与门的第二输入端连接；所述第二与门的第一输入端与所述时钟信号连接，输出端用于输出所述第二二分频时钟信号。5.根据权利要求3所述的时钟计数器，其特征在于，所述时钟分频单元包括：第二反相器；第一D触发器，所述第一D触发器的时钟输入端接收所述时钟信号，所述第一D触发器的数据输入端与所述第二反相器的输出端连接，所述第一D触发器的数据输出端与所述第二反相器的输入端连接，所述第一D触发器的输出端输出所述初始分频时钟信号。6.根据权利要求1
‑
5任一项所述的时钟计数器，其特征在于，多个所述分频时钟信号的频率相等。7.根据权利要求1
‑
5任一项所述的时钟计数器，其特征在于，不同所述分频时钟信号的脉冲相互错位。8.根据权利要求6所述的时钟计数器，其特征在于，每一所述计数模块包括：N个第二D触发器，依次记为第二D1触发器、
…
、第二D
i
触发器、
…
、第二D
N
触发器及与所述N个第二D触发器对应设置的N个半加器，依次记为第一半加器、
…
、第i半加器、

【专利技术属性】
技术研发人员：吴增泉，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：