一种应用于异构系统性能分析的时间同步方法和系统技术方案

本发明专利技术公开了一种应用于异构系统性能分析的时间同步方法和系统，涉及异构高性能计算领域，该方法包括：获取主机端向设备端发送数据时主机端的时间记为T1；获取设备端从主机端接收数据时设备端的时间记为t2；获取主机端从设备端读取到t2时主机端的时间记为T3；根据T1、t2、T3计算主机端和设备端之间的时间偏移；在任一端的时间轴上利用时间偏移将另一端的活动时间转换为本端时间，并将两端发生的活动体现在时间轴上，用于异构系统性能分析。由于主机端和设备端之间通过PCIE接口相连，使得两端内存存在映射关系，不仅简化了主机端和设备端之间的时间同步，还提高了数据传输效率。还提高了数据传输效率。还提高了数据传输效率。

【技术实现步骤摘要】
一种应用于异构系统性能分析的时间同步方法和系统


[0001]本专利技术涉及异构高性能计算领域，尤其是一种应用于异构系统性能分析的时间同步方法和系统。

技术介绍

[0002]异构计算(Heterogeneous computing)是指在系统中使用不同体系结构的处理器的联合计算方式。在AI领域，常见的处理器包括：CPU(X86，Arm，RISC
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V等)、GPU、FPGA和ASIC。如果不同的处理器侧的时钟不同步或对齐，那么双方发生的活动体现在一个时间轴上就会出现时间错乱的问题。如图1(a)、(b)所示，正常时间下主机端的A活动的发生时间早于设备端的B活动的发生时间，但是错误显示为A活动晚于B活动，这对于异构计算性能分析的准确性会造成很大的影响。传统的时钟同步操作要求利用一方的时钟来修改本端的时钟，如使用主机端时钟来设置设备端时钟，然而修改时钟比较耗时，不利于异构性能分析。

技术实现思路

[0003]本专利技术人针对上述问题及技术需求，提出了一种应用于异构系统性能分析的时间同步方法和系统，本专利技术的技术方案如下：
[0004]第一方面，本申请提供了一种应用于异构系统性能分析的时间同步方法，包括如下步骤：
[0005]获取主机端向设备端发送数据时主机端的时间记为T1；
[0006]获取设备端从主机端接收数据时设备端的时间记为t2；
[0007]获取主机端从设备端读取到t2时主机端的时间记为T3；
[0008]根据T1、t2、T3计算主机端和设备端之间的时间偏移；
[0009]在任一端的时间轴上利用时间偏移将另一端的活动时间转换为本端时间，并将两端发生的活动体现在时间轴上，用于异构系统性能分析；
[0010]其中，主机端与设备端之间通过PCIE接口相连。
[0011]其进一步的技术方案为，获取设备端从主机端接收数据时设备端的时间记为t2，包括：
[0012]在设备端，当读取到设备端内存一中的标志位从初始设置的无效值变为有效值时，获取当前设备端的时间记为t2，并写入到设备端内存二中，t2为设备端从主机端接收数据的时间。
[0013]其进一步的技术方案为，获取主机端从设备端读取到t2时主机端的时间记为T3，包括：
[0014]在主机端，当读取到主机端内存一中的标志位从初始设置的有效值变为无效值时，读取主机端内存二中的数据，并获取当前主机端的时间记为T3。
[0015]其进一步的技术方案为，主机端与设备端之间通过PCIE Bar空间，实现主机端内存一与设备端内存一之间的映射，方法还包括：
[0016]在主机端，在获取到主机端的时间T1后，通过主机端内存一向设备端内存一写入有效值。
[0017]其进一步的技术方案为，主机端与设备端之间通过PCIE Bar空间，实现主机端内存一与设备端内存一之间的映射，方法还包括：
[0018]在设备端，在获取到设备端的时间t2后，设备端内存一中的标志位从有效值变为无效值；则在主机端读取主机端内存一为通过主机端内存一从设备端内存一中实时读取标志位。
[0019]其进一步的技术方案为，主机端与设备端之间通过PCIE Bar空间，实现主机端内存二与设备端内存二之间的映射，则读取主机端内存二中的数据为通过主机端内存二从设备端内存二中读取t2。
[0020]其进一步的技术方案为，根据T1、t2、T3计算主机端和设备端之间的时间偏移，包括：
[0021][0022]其中，offset表示主机端和设备端之间的时间偏移，表示由两端收发数据产生的延迟误差。
[0023]其进一步的技术方案为，其中，d1表示主机端发送数据到设备端收到数据之间的延迟，d2表示设备端发送数据到主机端收到数据之间的延迟，且
[0024]其进一步的技术方案为，该方法还包括：
[0025]当存在多个设备端时，主机端每次选择一个设备端发送数据，获取各个设备端从主机端接收数据时设备端的时间记为t
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，且通过与设备端内存二的映射分别存储在主机端内存二中的对应地址上。
[0026]第二方面，本申请还提供了一种应用于异构系统性能分析的时间同步系统，该系统包括：
[0027]第一时间获取模块，用于获取主机端向设备端发送数据时主机端的时间记为T1；
[0028]第二时间获取模块，用于获取设备端从主机端接收数据时设备端的时间记为t2；
[0029]第三时间获取模块，用于获取主机端从设备端读取到t2时主机端的时间记为T3；
[0030]时间偏移计算模块，用于根据T1、t2、T3计算主机端和设备端之间的时间偏移；
[0031]时间轴展示模块，用于在任一端的时间轴上利用时间偏移将另一端的活动时间转换为本端时间，并将两端发生的活动体现在时间轴上，用于异构系统性能分析；
[0032]其中，主机端与设备端之间通过PCIE接口相连。
[0033]本专利技术的有益技术效果是：
[0034]本申请采用主机端和设备端之间通过PCIE Bar空间，实现将设备端内存一、二映射到主机端内存一、二的方法，不仅可以简化主机端和设备端之间的时间同步，还提高了数据传输效率，因此计算得到的主机端和设备端之间的时间偏移精度可达到亚微妙级别；且主机端和设备端之间的时间同步只是求两端的时间偏移offset来画时间轴而非设置两端时钟同步，因此本方法及系统避免了修改某一端的时钟操作，提升了开展异构性能分析的效率和准确率。
附图说明
[0035]图1是主机端HOST和设备端GPU各自侧发生的活动在一个时间轴上的示意图，其中：(a)表示时钟正确示意图(b)表示时钟错乱示意图。
[0036]图2是本申请提供的主机端HOST和设备端GPU通过PCIE接口相连的示意图。
[0037]图3是本申请提供的应用于异构系统性能分析的时间同步方法流程图。
[0038]图4是本申请提供的主机端HOST和设备端GPU收发数据的原理图。
[0039]图5是本申请提供的应用于异构系统性能分析的时间同步系统示意图。
具体实施方式
[0040]下面结合附图对本专利技术的具体实施方式做进一步说明。
[0041]本实施例提供了一种应用于异构系统性能分析的时间同步方法，该方法在主机端HOST与设备端GPU之间通过PCIE接口相连的基础上进行。如图2所示，HOST与GPU之间通过PCIE Bar空间，实现HOST内存一与GPU内存一之间的映射，以及HOST内存二与GPU内存二之间的映射，在HOST读写自身CPU内存一、二时相当于直接读写GPU内存一、二。在本实施例中，设置HOST和GPU的内存一用作传输标志位，即HOST内存一可以通过GPU内存一以改变标志位的方式，通知GPU写入当前时间戳到GPU内存二；设置HOST和GPU的内存二用作传输时间戳，即HOST内存二可以通过GPU内存二获取GPU的时间戳。
[0042]结合图3、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于异构系统性能分析的时间同步方法，其特征在于，所述方法包括：获取主机端向设备端发送数据时所述主机端的时间记为T1；获取设备端从主机端接收数据时所述设备端的时间记为t2；获取主机端从设备端读取到t2时所述主机端的时间记为T3；根据T1、t2、T3计算所述主机端和所述设备端之间的时间偏移；在任一端的时间轴上利用所述时间偏移将另一端的活动时间转换为本端时间，并将两端发生的活动体现在所述时间轴上，用于异构系统性能分析；其中，所述主机端与所述设备端之间通过PCIE接口相连。2.根据权利要求1所述的应用于异构系统性能分析的时间同步方法，其特征在于，所述获取设备端从主机端接收数据时所述设备端的时间记为t2，包括：在所述设备端，当读取到设备端内存一中的标志位从初始设置的无效值变为有效值时，获取当前设备端的时间记为t2，并写入到设备端内存二中，所述t2为设备端从主机端接收数据的时间。3.根据权利要求1所述的应用于异构系统性能分析的时间同步方法，其特征在于，所述获取主机端从设备端读取到t2时所述主机端的时间记为T3，包括：在所述主机端，当读取到主机端内存一中的标志位从初始设置的有效值变为无效值时，读取主机端内存二中的数据，并获取当前主机端的时间记为T3。4.根据权利要求2所述的应用于异构系统性能分析的时间同步方法，其特征在于，主机端与设备端之间通过PCIE Bar空间，实现主机端内存一与设备端内存一之间的映射，所述方法还包括：在所述主机端，在获取到所述主机端的时间T1后，通过所述主机端内存一向所述设备端内存一写入有效值。5.根据权利要求3所述的应用于异构系统性能分析的时间同步方法，其特征在于，主机端与设备端之间通过PCIE Bar空间，实现主机端内存一与设备端内存一之间的映射，所述方法还包括：在所述设备端，在获取到所述设备端的时间t2后，所述设备端内存一中的标志位从有效值变为无效值；则在所述主机端读取主机端内存一为通过所述主机端内存一从所述设备...

【专利技术属性】
技术研发人员：李龙雨，申付民，
申请(专利权)人：太初无锡电子科技有限公司，
类型：发明
国别省市：