一种平坦化方法、沟道隔离结构及芯片技术

本发明专利技术属于微电子技术领域，尤其涉及一种平坦化方法、沟道隔离结构及芯片；通过在预设的沟道结构，即第九九沟道隔离结构（099）通过原位水汽生成ISSG(In

【技术实现步骤摘要】
一种平坦化方法、沟道隔离结构及芯片


[0001]本专利技术属于微电子
，尤其涉及一种平坦化方法、沟道隔离结构及芯片。

技术介绍

[0002] 浮栅FG（Floating Gate）在平坦化（Planarization）的过程中，尤其是通过化学机械抛光CMP（Chemical Mechanical Polishing）处理时，由于负载效应LE（Loading Effect）的影响，浮栅FG区域的尖角大概率会影响成品的数据保持DRT（Data ReTention）特性。
[0003] 如图1至图8所示，给出了相关技术中尖角和多晶硅残留PlR（Ploy Residue）产生的过程；其中，在如图4、图5所示的浮栅FG区域存在如图6所示的尖角；而在如图7所示浅沟槽隔离结构STI（Shallow Trench Isolation）逻辑区较宽图形或大块STI上易于产生如图8所示的多晶硅残留PlR。
[0004] 实际应用中，浮栅FG尖角将影响成品的数据保持DR，而多晶硅残留PlR则大概率影响线内监控ISv（Inline Supervisory）和成品的良率YR（Yield Rate）。

技术实现思路

[0005] 本专利技术实施例公开了一种平坦化方法，包括第三膜构造步骤；该第三膜构造步骤通过原位水汽生成ISSG（(In
‑
Situ Steam Generation）过程实现第九九沟道隔离结构的氧化处理，并同时采用该原位水汽生成ISSG过程将接触到的目标介质或多晶硅介质消耗掉预设的体积或面积，以期实现相应的表面处理。
[0006]其中，该第九九沟道隔离结构至少分布于第一工作区和第二工作区；其第一工作区和第二工作区同时构造于第一有源区AA之上，其第一有源区AA上依次还构造有第二介质层COX和第三介质层，其第一工作区和第二工作区构造有图形密度不同的沟道。
[0007]进一步地，通过采用化学机械抛光CMP处理，实现对工件的平坦化处理以形成工艺需要的目标结构。
[0008]具体地，其第三膜构造步骤可构造有多层介质堆叠的第六隔离结构；该第六隔离结构由在先步骤生成的介质层通过氧化处理和/或氮化处理得到。
[0009]其中：该第三膜构造步骤可构造有第六氮氧隔离结构ONO；使得该第六氮氧隔离结构ONO靠近工件基底的第一有源区AA一侧构造有第六一氧化层，该第六一氧化层经由多晶硅介质采用上述原位水汽生成ISSG过程氧化得到；该原位水汽生成ISSG过程可持续预设的时间用以消耗预设体积或面积的第三介质层（103）。
[0010]具体地，其第三介质层可以是沉积于浮栅FG上的多晶硅介质层；该浮栅FG包括分别构造于第一工作区或第二工作区的第一组浮栅和第二组浮栅。
[0011] 在相应的制程中，该第六一氧化层的厚度不小于45
Å
；同时，其原位水汽生成ISSG过程持续预设的时长，直至消耗掉第一工作区和/或第二工作区表层的多晶硅残留；其中，多晶硅残留的厚度设定值包括20
ꢀÅ
，可通过控制相应的处理时长来优化处理效果。
[0012]具体地，该平坦化方法其的第九九沟道隔离结构可采用浅沟槽隔离结构STI结构，以便为相应制程的实施提供支撑。
[0013]相应地，本专利技术实施例还公开了一种沟道隔离结构，包括第九九沟道隔离结构；该第九九沟道隔离结构通过原位水汽生成ISSG过程进行表面处理，并同时采用该原位水汽生成ISSG过程将接触到的目标介质或多晶硅介质消耗掉预设的体积或面积；其中，第九九沟道隔离结构至少分布于第一工作区和第二工作区；其第一工作区和第二工作区同时构造于第一有源区AA之上，其第一有源区AA上依次还构造有第二介质层COX和第三介质层，其第一工作区和第二工作区构造有图形密度不同的沟道。
[0014]进一步地，为了改善隔离性能，其第三膜构造步骤可构造有多层介质堆叠的第六隔离结构；该第六隔离结构由在先步骤生成的介质层通过氧化处理和/或氮化处理得到。
[0015]具体地，其第九九沟道隔离结构可采用第六氮氧隔离结构ONO承担；其中，该第六氮氧隔离结构ONO靠近工件基底的第一有源区AA一侧构造有第六一氧化层，该第六一氧化层经由多晶硅介质采用原位水汽生成ISSG过程氧化得到。
[0016] 其中，该原位水汽生成ISSG过程通过持续预设的时间用以消耗预设体积或面积的所述第三介质层，实现相应的表面处理或修复；其表面处理包括对如图4、图5及图6所示负载效应EF（Loading Effect）伴生尖角011或瑕疵区域012的圆润化处理，还包括对如图7、图8所示第一工作区或第二工作区中多晶硅残留物022的处理。
[0017]具体地，其第三介质层可以是沉积于浮栅FG上的多晶硅介质层；该浮栅FG包括分别构造于第一工作区或第二工作区的第一组浮栅和第二组浮栅。
[0018] 具体地，对于特定的制程，其第六一氧化层的厚度应不小于45
Å
；其原位水汽生成ISSG过程持续预设的时长，直至消耗掉所述第一工作区和/或第二工作区表层的多晶硅残留；该多晶硅残留的厚度设定值包括20
ꢀÅ
。
[0019]其中，第九九沟道隔离结构可采用浅沟槽隔离结构STI制备。
[0020]同样地，本专利技术实施例还公开了一种芯片，相应地包括如上任一项的沟道隔离结构；其沟道隔离结构用以构造的电路包括FLASH存储结构，其FLASH存储结构可以是NORD结构的FLASH单元。
[0021]综上，本专利技术通过在预设的沟道结构，即第九九沟道隔离结构通过原位水汽生成ISSG过程进行预处理，亦即进行第三膜构造步骤的处理，将目标介质或多晶硅消耗掉预设的比例，从而消除化学机械抛光CMP平坦化过程中负载效应LE导致的尖角和残留物瑕疵。
[0022]其中，第六隔离结构可采用氧氮氧ONO多层结构实现，由于同步去除了当前介质层上的（多晶硅）残留物；使得其线内（Inline）监控指标和成品的数据保持DRT特性及良率YR均得到了有效提升，尤其适用于浅沟槽隔离结构STI中存在图形密度差异，即第一工作区和第二工作区的场景。
[0023]需要说明的是，在本文中采用的“第一”、“第二”等类似的语汇，仅仅是为了描述技术方案中的各组成要素，并不构成对技术方案的限定，也不能理解为对相应要素重要性的指示或暗示；带有“第一”、“第二”等类似语汇的要素，表示在对应技术方案中，该要素至少包含一个。
附图说明
[0024]为了更加清晰地说明本专利技术的技术方案，利于对本专利技术的技术效果、技术特征和目的进一步理解，下面结合附图对本专利技术进行详细的描述，附图构成说明书的必要组成部分，与本专利技术的实施例一并用于说明本专利技术的技术方案，但并不构成对本专利技术的限制。
[0025]附图中的同一标号代表相同的部件，具体地：图1为相关技术中的沟道结构示意图。
[0026]图2为相关技术中的浮栅结构示意图。
[0027]图3为相关技术中介质沉积结构示意图。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种平坦化方法，其特征在于，包括第三膜构造步骤（300）；所述第三膜构造步骤（300）通过原位水汽生成ISSG过程实现第九九沟道隔离结构（099）的氧化处理，并同时采用所述原位水汽生成ISSG过程将接触到的目标介质或多晶硅介质消耗掉预设的体积或面积；其中，所述第九九沟道隔离结构（099）至少分布于第一工作区（010）和第二工作区（020）；所述第一工作区（010）和所述第二工作区（020）同时构造于第一有源区（001）AA之上，所述第一有源区（001）AA上依次还构造有第二介质层（002）COX和第三介质层（103），所述第一工作区（010）和所述第二工作区（020）构造有图形密度不同的沟道；采用化学机械抛光CMP对工件进行平坦化处理以形成目标结构。2.如权利要求1所述的平坦化方法，其中：所述第三膜构造步骤（300）构造有多层介质堆叠的第六隔离结构（106）；所述第六隔离结构（106）由在先步骤生成的介质层通过氧化处理和/或氮化处理得到。3.如权利要求1或2的所述的平坦化方法，其中：所述第三膜构造步骤（300）构造有第六氮氧隔离结构ONO。4.如权利要求3所述的平坦化方法，其中：所述第六氮氧隔离结构ONO靠近工件基底的所述第一有源区（001）AA一侧构造有第六一氧化层，所述第六一氧化层经由多晶硅介质采用所述原位水汽生成ISSG过程氧化得到；所述原位水汽生成ISSG过程持续预设的时间用以消耗预设体积或面积的所述第三介质层（103）。5.如权利要求4所述的平坦化方法，其中：所述第三介质层（103）为沉积于浮栅FG上的多晶硅介质层；所述浮栅FG包括分别构造于所述第一工作区（010）或所述第二工作区（020）的第一组浮栅和第二组浮栅。6.如权利要求4或5所述的平坦化方法，其中：所述第六一氧化层的厚度不小于45
Å
。7. 如权利要求6所述的平坦化方法，其中：所述原位水汽生成ISSG过程持续预设的时长，直至消耗掉所述第一工作区（010）和/或所述第二工作区（020）表层的多晶硅残留；所述多晶硅残留的厚度设定值包括20
ꢀÅ
。8.如权利要求1、2、4、5或7任一项所述的平坦化方法，其中：所述第九九沟道隔离结构（099）为浅沟槽隔离结构STI结构。9.一种沟道隔离结构，包括第九九沟道隔离结构（099）；所述第九九沟道隔离结构（09...

【专利技术属性】
技术研发人员：赵慧，李志国，徐杰，周洋，蒋辉，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：