【技术实现步骤摘要】
一种基于CHI协议的多核Cache共享一致性协议构建方法
[0001]本专利技术涉及Cache共享一致性协议的设计方法，特别涉及一种基于CHI协议的多核Cache共享一致性协议构建方法。
技术介绍
[0002]为了缓解处理器与存储器之间的性能差距造成的处理器中“剪刀差”的问题，在处理器架构中引入高速缓冲存储器(Cache)以进行解决。由于CPU主频的快速发展，内核的运行速度远大于主存储器的运行速度，随着制造技术的发展，CPU的性能和主存储器的性能差距越来越大。随着半导体工艺技术与集成电路产业的迅速发展，单核处理器的性能急速增长，其功耗也随之呈线性增长，“功耗墙”严重制约了处理器整体性能的提升。单核处理器的性能趋近极限促使人们试图从架构上进行突破，例如，引入并行处理的思想以提升处理器的整体性能。随着多核处理器集成的内核数量和存储架构级数的增加，Cache一致性协议的设计复杂度急剧增加，“一致性墙”问题日益严峻，为多核处理器中一致性协议的验证带来新的挑战。
[0003]在多核处理器中，把一段程序分为多个部分，由多个内核同...
【技术保护点】
【技术特征摘要】
1.一种基于CHI协议的多核Cache共享一致性协议构建方法，其特征在于：所述构建方法包括：第一、设计系统整体的拓扑结构：包括RN0和RN1，两个核连接到XP上，每个XP分别连接HN和SN两个外设，对于Cache，L1Cache和L2Cache放在RN里进行管理，并且每一个RN是一个核，L3Cache放在HN中进行管理；SN存放主存，XP负责数据的转发和流控；第二、设计HN的数据通路：HN的数据通路包括REQ通路、RSP通路、SNP和DAT通路；第三、设计HN中Cache的组成结构；设计HN中Cache主要是设计Cache中L3Cache，Cache包括Tag_SRAM和Data_SRAM，二者是一一对应的，其中Tag_SRAM包含Tag位和Status位，Tag位保存物理地址，Status存放当前Cache的状态；Data_SRAM存放Cache中的数据，每个Cache_line对应Data位宽为64Byte。2.根据权利要求1所述的一种基于CHI协议的多核Cache共享一致性协议构建方法，其特征在于：所述的设计HN的数据通路的过程，具体为：首先，RN产生一个RequestFlit在REQ通路进行传输，报文的长度为131位，并且携带请求的信息，报文进入数据通路时，进入第一个SetMSHR，对访问同一个Cache_line的RequestFlit进行堵塞；之后，在RequestFlit中包括AddressFlit，CPU通过该Flit找到对应的Cache_line地址，D模块表示触发器为了实现流水延时一拍，寻找到对应的Cache_line的地址以后，进入TxnIDMSHR，RSP和DAT通路的Flit进入TxnIDMSHR，ResponseFlit的长度为66位，DATAFlit的长度为406位；之后，DECODE模块是通过解析每个通道的Flit；TxnIDMSHR对解析好的Flit进行判断，来更改Cache_line的状态和数据，将要写入L3Cache的数据写入WB_BUFFER，将要替换的Cache_line的行数通知DATA_SRAM；最后，将WB_BUFFER里面的数据写入到DATA_SRAM里面。3.根据权利要求2所述的一种基于CHI协议的多核Cache共享一致性协议构建方法，其特征在于：所述的设计HN中Cache的组成结构的过程中，L3Cache的具体设计内容为：整个L3Cache的大小为1MB，每一路的大小是16KB，寻址Cache_line中的每个字节需要使用PA[5:0]，剩下的PA[15:6]用来找到一个Cache_line所在的Set，其中PA[7:6]用于选择Bank；CPU采用的Address的位宽为[43:0]，Tag的位宽为[43:16]；采用Directory结构，Directory包括L1和L2的Tag_SRAM，L1和L2是Inclusive策略，Directory里存放L2的Tag；L2的大小是512KB，8路组相联结构，Cache_line对应Data位宽位64Byte；HN中包括L3Cache和Directory，在RX_REQ通路中将接收到的AddressFlit进行解析，通过仲裁进入L3Cache对应的B...
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