一种驱动电路及其驱动方法、电子纸技术

本申请的实施例提供了一种驱动电路及其驱动方法、电子纸，涉及显示技术领域，该驱动电路包括级联设置的多个驱动单元，驱动单元与至少一条栅线电连接，驱动单元包括第一移位寄存器和第二移位寄存器，至少一条栅线分别与第一移位寄存器和第二移位寄存器电连接；第一移位寄存器被配置为向栅线输入第一栅极信号，第二移位寄存器被配置为向栅线输入第二栅极信号，第一栅极信号和第二栅极信号被配置为分时输入；第一栅极信号和第二栅极信号中的一个被配置为控制电子纸初始化，另一个被配置为控制电子纸显示。该驱动电路能够应用在电子纸上，能够降低电子纸的成本并有利于窄边框电子纸的制备。制备。制备。

【技术实现步骤摘要】
一种驱动电路及其驱动方法、电子纸


[0001]本申请涉及显示
，尤其涉及一种驱动电路及其驱动方法、电子纸。

技术介绍

[0002]电子纸具有纸介质一样的视觉特点，且凭借其超宽视角、超低功耗、纯反射模式等优势，成为便携式设备的新宠。现有的电子纸一般包括显示面板和驱动芯片。电子纸通过驱动芯片对显示面板中的栅线和数据线加载驱动信号来实现画面显示。
[0003]目前，低成本和窄边框是电子纸的发展趋势，然而，设置驱动芯片制约了电子纸向低成本和窄边框的发展。

技术实现思路

[0004]本申请的实施例提供了一种驱动电路及其驱动方法、电子纸，该驱动电路能够应用在电子纸上，采用该驱动电路替代电子纸上的栅极驱动芯片，能够降低电子纸的成本并有利于窄边框电子纸的制备。
[0005]为达到上述目的，本申请的实施例采用如下技术方案：
[0006]第一方面，本申请的实施例提供了一种驱动电路，包括级联设置的多个驱动单元，所述驱动单元与至少一条栅线电连接，所述驱动单元包括第一移位寄存器和第二移位寄存器，至少一条所述栅线分别与所述第一移位寄存器和所述第二移位寄存器电连接；
[0007]所述第一移位寄存器被配置为向所述栅线输入第一栅极信号，所述第二移位寄存器被配置为向所述栅线输入第二栅极信号，所述第一栅极信号和所述第二栅极信号被配置为分时输入；
[0008]所述第一栅极信号和所述第二栅极信号中的一个被配置为控制电子纸初始化，另一个被配置为控制所述电子纸显示。
[0009]在本申请的至少一个实施例中，所述驱动单元与一条所述栅线电连接；第N条所述栅线中传输的所述第一栅极信号与第N+1条所述栅线中传输的所述第一栅极信号之间间隔第一预设时间段；第N+1条所述栅线中传输的所述第一栅极信号与第N条所述栅线中传输的所述第二栅极信号之间间隔第二预设时间段；同一条所述栅线中传输的所述第一栅线信号和所述第二栅极信号之间间隔第三预设时间段；其中，N为正整数；
[0010]所述第二预设时间段为所述第一预设时间段的两倍，所述第三预设时间段为所述第一预设时间段的四倍。
[0011]在本申请的至少一个实施例中，所述第一移位寄存器和所述第二移位寄存器均包括防干扰子电路，所述第一移位寄存器的所述防干扰子电路与所述第二移位寄存器电连接，所述第二移位寄存器的所述防干扰子电路与所述第一移位寄存器电连接；
[0012]在所述第一移位寄存器输出所述第一栅极信号时，所述第一移位寄存器中的所述防干扰子电路被配置为在所述第一栅极信号的控制下，防止所述第一移位寄存器中其它器件对所述第一栅极信号的干扰；在所述第二移位寄存器输出所述第二栅极信号时，所述第
二移位寄存器中的所述防干扰子电路被配置为在所述第二栅极信号的控制下，防止所述第二移位寄存器中其它器件对所述第二栅极信号的干扰。
[0013]在本申请的至少一个实施例中，所述第一移位寄存器和所述第二移位寄存器的电路结构相同；所述第一移位寄存器还包括：
[0014]输入子电路，分别与第一节点、第二节点、触发信号输入端和第一电平信号输入端电连接，被配置为在所述触发信号输入端输入的触发信号的控制下，拉高所述第一节点的电压；
[0015]输出子电路，分别与所述第一节点、时钟信号输入端、所述第一移位寄存器的第一输出端和所述第一移位寄存器的第二输出端电连接，所述输出子电路被配置为在所述第一节点的电压的控制下，将所述时钟信号输入端输入的信号分别从所述第一输出端和所述第二输出端输出。
[0016]在本申请的至少一个实施例中，在同一级所述驱动单元中，所述第一移位寄存器电连接的所述触发信号输入端输入的所述触发信号与所述第二移位寄存器电连接的所述触发信号输入端输入的所述触发信号的时间间隔为第四预设时间段，所述第四预设时间段和所述第三预设时间段大致相等。
[0017]在本申请的至少一个实施例中，所述第一移位寄存器还包括：
[0018]去噪子电路，分别与所述第一节点、所述第二节点、所述电源信号输入端、和所述第一电平信号输入端电连接，所述去噪子电路被配置为在所述第一节点的电压的控制下，拉低所述第二节点的电压；
[0019]复位子电路，分别与所述第一节点、所述第二节点、所述输入子电路、所述输出子电路、所述防干扰子电路、第一复位信号输入端、第二复位信号输入端、所述第一电平信号输入端、所述第一输出端和所述第二输出端电连接，所述复位子电路被配置为在所述第一复位信号输入端输入的第一复位信号的控制下，拉低所述第一节点、所述第一输出端和所述第二输出端的电压，所述复位子电路还被配置为在所述第二复位信号输入端输入的第二复位信号的控制下，拉低所述第一节点、所述第一输出端和所述第二输出端的电压。
[0020]在本申请的至少一个实施例中，所述第一移位寄存器还包括：
[0021]所述防干扰子电路，分别与所述第二节点、所述输出子电路、所述去噪子电路、所述复位子电路、所述第一电平信号输入端和所述第一输出端电连接，所述防干扰子电路还被配置在所述第一移位寄存器的所述输出子电路传输的信号的控制下，拉低所述第一移位寄存器的所述第二节点的电压；
[0022]其中，所述第一移位寄存器的所述第一输出端、所述第二移位寄存器的所述第一输出端分别与同一条所述栅线电连接；第N级所述第一移位寄存器的所述第二输出端与第N+1级所述第一移位寄存器的所述触发信号输入端电连接，N为正整数；所述防干扰子电路还被配置为在所述第一移位寄存器的所述第一输出端传输的信号的控制下，拉低所述第二移位寄存器的所述第二节点的电压。
[0023]在本申请的至少一个实施例中，所述驱动电路应用于电子纸，所述电子纸包括阵列排布的多个子像素和多条数据线，所述数据线和所述栅线相交且绝缘，所述子像素位于所述数据线和所述栅线限定的区域处、且所述子像素分别与所述数据线和所述栅线电连接，同一行所述子像素与同一条所述栅线电连接；
[0024]所述数据线传输的信号包括初始化信号和数据信号，在一个周期内，所述初始化信号和所述数据信号的时长大致相同；
[0025]所述第一移位寄存器电连接的所述时钟信号输入端输入的时钟信号和所述第二移位寄存器电连接的所述时钟信号输入端输入的时钟信号，两者中的在先的信号位于所述初始化信号输出的时间段内，在后的信号位于所述数据信号输出的时间段内。
[0026]在本申请的至少一个实施例中，所述第二节点的数量为至少一个，所述第二节点的数量与所述防干扰子电路中的晶体管的数量相同，所述防干扰子电路中的所有所述晶体管的栅极均与所述第一输出端和所述输出子电路电连接。
[0027]在本申请的至少一个实施例中，所述第一移位寄存器包括第一个所述第二节点和第二个所述第二节点；
[0028]所述输入子电路包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的栅极和源极分别与所述触发信号输入端电连接，所述第一晶体管的漏极与所述第一节点电连接，所述第二晶体管的栅极和所述第三晶体管的栅极分别与所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种驱动电路，其中，包括级联设置的多个驱动单元，所述驱动单元与至少一条栅线电连接，所述驱动单元包括第一移位寄存器和第二移位寄存器，至少一条所述栅线分别与所述第一移位寄存器和所述第二移位寄存器电连接；所述第一移位寄存器被配置为向所述栅线输入第一栅极信号，所述第二移位寄存器被配置为向所述栅线输入第二栅极信号，所述第一栅极信号和所述第二栅极信号被配置为分时输入；所述第一栅极信号和所述第二栅极信号中的一个被配置为控制电子纸初始化，另一个被配置为控制所述电子纸显示。2.根据权利要求1所述的驱动电路，其中，所述驱动单元与一条所述栅线电连接；第N条所述栅线中传输的所述第一栅极信号与第N+1条所述栅线中传输的所述第一栅极信号之间间隔第一预设时间段；第N+1条所述栅线中传输的所述第一栅极信号与第N条所述栅线中传输的所述第二栅极信号之间间隔第二预设时间段；同一条所述栅线中传输的所述第一栅线信号和所述第二栅极信号之间间隔第三预设时间段；其中，N为正整数；所述第二预设时间段为所述第一预设时间段的两倍，所述第三预设时间段为所述第一预设时间段的四倍。3.根据权利要求2所述的驱动电路，其中，所述第一移位寄存器和所述第二移位寄存器均包括防干扰子电路，所述第一移位寄存器的所述防干扰子电路与所述第二移位寄存器电连接，所述第二移位寄存器的所述防干扰子电路与所述第一移位寄存器电连接；在所述第一移位寄存器输出所述第一栅极信号时，所述第一移位寄存器中的所述防干扰子电路被配置为在所述第一栅极信号的控制下，防止所述第一移位寄存器中其它器件对所述第一栅极信号的干扰；在所述第二移位寄存器输出所述第二栅极信号时，所述第二移位寄存器中的所述防干扰子电路被配置为在所述第二栅极信号的控制下，防止所述第二移位寄存器中其它器件对所述第二栅极信号的干扰。4.根据权利要求3所述的驱动电路，其中，所述第一移位寄存器和所述第二移位寄存器的电路结构相同；所述第一移位寄存器还包括：输入子电路，分别与第一节点、第二节点、触发信号输入端和第一电平信号输入端电连接，被配置为在所述触发信号输入端输入的触发信号的控制下，拉高所述第一节点的电压；输出子电路，分别与所述第一节点、时钟信号输入端、所述第一移位寄存器的第一输出端和所述第一移位寄存器的第二输出端电连接，所述输出子电路被配置为在所述第一节点的电压的控制下，将所述时钟信号输入端输入的信号分别从所述第一输出端和所述第二输出端输出。5.根据权利要求4所述的驱动电路，其中，在同一级所述驱动单元中，所述第一移位寄存器电连接的所述触发信号输入端输入的所述触发信号与所述第二移位寄存器电连接的所述触发信号输入端输入的所述触发信号的时间间隔为第四预设时间段，所述第四预设时间段和所述第三预设时间段大致相等。6.根据权利要求4所述的驱动电路，其中，所述第一移位寄存器还包括：去噪子电路，分别与所述第一节点、所述第二节点、所述电源信号输入端、和所述第一电平信号输入端电连接，所述去噪子电路被配置为在所述第一节点的电压的控制下，拉低
所述第二节点的电压；复位子电路，分别与所述第一节点、所述第二节点、所述输入子电路、所述输出子电路、所述防干扰子电路、第一复位信号输入端、第二复位信号输入端、所述第一电平信号输入端、所述第一输出端和所述第二输出端电连接，所述复位子电路被配置为在所述第一复位信号输入端输入的第一复位信号的控制下，拉低所述第一节点、所述第一输出端和所述第二输出端的电压，所述复位子电路还被配置为在所述第二复位信号输入端输入的第二复位信号的控制下，拉低所述第一节点、所述第一输出端和所述第二输出端的电压。7.根据权利要求6所述的驱动电路，其中，所述第一移位寄存器还包括：所述防干扰子电路，分别与所述第二节点、所述输出子电路、所述去噪子电路、所述复位子电路、所述第一电平信号输入端和所述第一输出端电连接，所述防干扰子电路还被配置在所述第一移位寄存器的所述输出子电路传输的信号的控制下，拉低所述第一移位寄存器的所述第二节点的电压；其中，所述第一移位寄存器的所述第一输出端、所述第二移位寄存器的所述第一输出端分别与同一条所述栅线电连接；第N级所述第一移位寄存器的所述第二输出端与第N+1级所述第一移位寄存器的所述触发信号输入端电连接，N为正整数；所述防干扰子电路还被配置为在所述第一移位寄存器的所述第一输出端传输的信号的控制下，拉低所述第二移位寄存器的所述第二节点的电压。8.根据权利要求7所述的驱动电路，其中，所述驱动电路应用于电子纸，所述电子纸包括阵列排布的多个子像素和多条数据线，所述数据线和所述栅线相交且绝缘，所述子像素位于所述数据线和所述栅线限定的区域处、且所述子像素分别与所述数据线和所述栅线电连接，同一行所述子像素与同一条所述栅线电连接；所述数据线传输的信号包括初始化信号和数据信号，在一个周期内，所述初始化信号和所述数据信号的时长大致相同；所述第一移位寄存器电连接的所述时钟信号输入端输入的时钟信号和所述第二移位寄存器电连接的所述时钟信号输入端输入的时钟信号，两者中的在先的信号位于所述初始化信号输出的时间段内，在后的信号位于所述数据信号输出的时间段内。9.根据权利要求4
‑
8中任一项所述的驱动电路，其中，所述第二节点的数量为至少一个，所述第二节点的数量与所述防干扰子电路中的晶体管的数量相同，所述防干扰子电路中的所有所述晶体管的栅极均与所述第一输出端和所述输出子电路电连接。10.根据权利要求8所述的驱动电路，其中，所述第一移位寄存器包括第一个所述第二节点和第二个所述第二节点；所述输入子电路包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的栅极和源极分别与所述触发信号输入端电连接，所述第一晶体管的漏极与所述第一节点电连接，所述第二晶体管的栅极和所述第三晶体管的栅极分别与所述触发信号输入端电连接，所述第二晶体管的源极与第一个所述第二节点电连接，所述第三晶体管的源极与第二个所述第二节点电连接，所述第二晶体管的漏极和所述第三晶体管的漏极分别与所述第一电平信号输入端电连接；所述输出子电路包括第四晶体管、第五晶体管和电容器，所述第四晶体管的栅极和所述第五晶体管的栅极分别与所述第一节点电连接，所述第四晶体管的源极和所述第五晶体
管的源极分别与所述时钟信号输入端电连接，所述第四...

【专利技术属性】
技术研发人员：王志冲，张迁，冯京，刘鹏，苌川川，张宜驰，
申请(专利权)人：北京京东方技术开发有限公司，
类型：发明
国别省市：