一种半导体结构及其制备方法技术

本申请提供了一种半导体结构及其制备方法，所述半导体结构包括：依次层叠设置的源极、介电层、漏极和衬底；沟道，所述沟道为中空桶状结构，所述沟道内部为栅极；所述沟道依次贯穿层叠设置的所述源极、所述介电层并延伸至所述漏极中，并被所述源极、所述介电层和所述漏极包围。本申请提供的晶体管为垂直沟道型晶体管，回避了垂直环栅晶体管(VGAA)器件中存在的掺杂深度与沟道宽度波动不易控制，以及浮体效应等工艺难点。同时器件结构便于加工，工艺流程相对垂直环栅晶体管(VGAA)更为简单，更易于与电容器工艺集成，可以同时兼顾低成本与高密度，从而提高DRAM产品竞争力。从而提高DRAM产品竞争力。从而提高DRAM产品竞争力。

【技术实现步骤摘要】
一种半导体结构及其制备方法


[0001]本文涉及但不限于一种半导体结构及其制备方法，尤其涉及但不限于一种具有垂直环沟道型晶体管的动态随机存取存储器(DRAM)。

技术介绍

[0002]主流动态随机存取存储器(Dynamic Random Access Memory,DRAM)一直沿用着6F2，1T1C的结构设计。在器件缩微路线上T(Transistor,晶体管)和C(Capacitor,电容器)都分别面临着巨大的技术挑战。目前一种技术演进路线是采用垂直型晶体管代替平面型晶体管，从而将源漏端布线面积节约下来，将存储单元面积从6F2缩减到4F2，在不缩减器件特征尺寸的情况下增加存储密度。
[0003]垂直型全包围栅极(Vertical gate
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all
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around,VGAA)晶体管是垂直型晶体管的一种解决方案，目前还存在着工艺流程复杂，掺杂深度与沟道宽度波动不易控制等技术难点。

技术实现思路

[0004]以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0005]本申请提供了一种半导体结构，包括：
[0006]依次层叠设置的源极、介电层、漏极和衬底；
[0007]沟道，所述沟道为中空桶状结构，所述沟道内部为栅极；所述沟道依次贯穿层叠设置的所述源极、所述介电层并延伸至所述漏极中，并被所述源极、所述介电层和所述漏极包围。
[0008]在本申请提供的一种实施方式中，所述沟道垂直于所述衬底。
[0009]在本申请提供的一种实施方式中，所述半导体结构还包括栅极介电层，位于所述沟道与所述栅极之间。
[0010]在本申请提供的一种实施方式中，所述半导体结构还包括第一隔离层，位于所述衬底和所述漏极之间，
[0011]在本申请提供的一种实施方式中，所述半导体结构还包括第二隔离层，位于所述第一隔离层与介电层之间，所述第二隔离层不覆盖所述漏极。
[0012]在本申请提供的一种实施方式中，所述半导体结构还包括第三隔离层和栅极导线段，所述第三隔离层位于所述源极表面和未被所述源极覆盖的介电层表面，且所述第三隔离层不覆盖所述沟道和所述栅极，所述栅极导线段位于所述第三隔离层表面、所述沟道和所述栅极表面并与所述栅极连接；所述沟道依次贯穿层叠设置的所述源极、所述第三隔离层、所述介电层并延伸至所述漏极中。
[0013]在本申请提供的一种实施方式中，所述半导体结构投影在所述衬底的面积为4F2；F为半导体结构水平方向的最小特征尺寸；
[0014]在本申请提供的一种实施方式中，所述沟道的内径为最小特征尺寸。
[0015]在本申请提供的一种实施方式中，所述介电层、所述第一隔离层、所述第二隔离层和所述第三隔离层的厚度和尺寸可以根据实际需要进行确定。
[0016]又一方面，本申请提供了上述的半导体结构的制备方法，包括以下步骤：
[0017]提供衬底，在所述衬底一侧依次层叠设置所述漏极、所述介电层和所述源极；
[0018]在所述源极、所述介电层和所述漏极中开孔并使所述开孔止于所述漏极内；
[0019]在所述开孔内壁上设置中空的沟道，在所述沟道中设置栅极。
[0020]在本申请提供的一种实施方式中，在垂直方向上，所述衬底位于最下层，由下至上依次在衬底上层叠设置有漏极、介电层和源极。
[0021]在本申请提供的一种实施方式中，上述的半导体结构的制备方法，具体包括以下步骤：
[0022]S10：提供衬底；
[0023]S20：在所述衬底一侧依次形成第一隔离层和所述漏极；
[0024]S21：在所述第一隔离层远离所述衬底的一侧设置第二隔离层，所述第二隔离层不覆盖所述漏极；
[0025]S22：在所述第二隔离层和所述漏极远离所述衬底的一侧依次设置介电层和所述源极；
[0026]S30：在所述源极、所述介电层和所述漏极中开孔并使所述开孔止于所述漏极内；在所述开孔内壁上设置中空的沟道；在所述沟道中设置栅极。
[0027]在本申请提供的一种实施方式中，在步骤S30之后还包括，
[0028]步骤S31：在所述源极和未被所述源极覆盖的介电层的远离所述衬底的一侧依次设置第三隔离层和栅极导线段。
[0029]在本申请提供的一种实施方式中，在步骤S30中还包括：
[0030]设置栅极介电层，所述栅极介电层位于沟道和所述栅极之间。
[0031]又一方面，本申请提供了一种动态随机存取存储器，所述动态存储器包括上述的半导体结构和电容结构。
[0032]在本申请提供的一种实施方式中，所述电容结构与所述漏极连接。
[0033]在本申请提供的一种实施方式中，所述电容结构设置在所述漏极与所述衬底之间，并且所述电容结构与所述半导体结构的沟道同轴。
[0034]所述动态随机存取存储器含有包括上述半导体结构的存储阵列，所述存储阵列包含多个上述的半导体结构；
[0035]在本申请提供的一种实施方式中，相邻的所述源极的间距不小于水平方向的最小特征尺寸；
[0036]在本申请提供的一种实施方式中，相邻的所述漏极的间距不小于水平方向的最小特征尺寸；
[0037]存储阵列中的半导体结构通过栅极导线段、源极导线段与控制电路连接；
[0038]在本申请提供的一种实施方式中，源极导线段的线宽不小于水平方向上的最小特征尺寸；栅极导线段的线宽不小于水平方向上的最小特征尺寸；所述漏极的宽度不小于水平方向上的最小特征尺寸；相邻的源极导线段的间距不小于水平方向上的最小特征尺寸；
相邻的栅极导线段的间距不小于水平方向上的最小特征尺寸；相邻的漏极的间距不小于水平方向上的最小特征尺寸。
[0039]又一方面，本申请提供了上述的动态随机存取存储器的制备方法，包括以下步骤：
[0040]S100：提供衬底，在所述衬底的表面设置第一隔离层；
[0041]S200：在所述衬底和所述第一隔离层内形成第一孔状结构，所述第一孔状结构从所述第一隔离层的表面延伸进所述衬底中；在所述第一孔状结构中形成电容结构；
[0042]S210：在所述电容结构远离所述衬底的一侧形成漏极；
[0043]S220：在所述第一隔离层远离所述衬底的一侧设置第二隔离层，所述第二隔离层不覆盖所述漏极；
[0044]S230：在所述第二隔离层和所述漏极远离所述衬底的一侧依次设置介电层和所述源极；
[0045]S300：在所述源极、所述介电层和所述漏极中开孔并使所述开孔止于所述漏极内；在所述开孔内壁表面设置中空的沟道；在所述沟道中设置栅极。
[0046]在本申请提供的一种实施方式中，在步骤S300之后还包括，
[0047]步骤S310：在所述源极和未被所述源极覆盖的介电层的远离所述衬底的一侧依次设置第三隔离层和栅极导线段。
[0048]在本申请提供的一种实施方式中，在步骤S300中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：依次层叠设置的源极、介电层、漏极和衬底；沟道，所述沟道为中空桶状结构，所述沟道内部为栅极；所述沟道依次贯穿层叠设置的所述源极、所述介电层并延伸至所述漏极中，并被所述源极、所述介电层和所述漏极包围。2.根据权利要求1所述的半导体结构，其特征在于，所述沟道垂直于所述衬底。3.根据权利要求1所述的半导体结构，其特征在于，还包括栅极介电层，位于所述沟道与所述栅极之间。4.根据权利要求1至3中任一项所述半导体结构，其特征在于，还包括第一隔离层，位于所述衬底和所述漏极之间，还包括第二隔离层，位于所述第一隔离层与介电层之间，所述第二隔离层不覆盖所述漏极。5.根据权利要求1至3中任一项所述半导体结构，其特征在于，还包括第三隔离层和栅极导线段，所述第三隔离层位于所述源极表面和未被所述源极覆盖的介电层表面，且所述第三隔离层不覆盖所述沟道和所述栅极，所述栅极导线段位于所述第三隔离层表面、所述沟道和所述栅极表面并与所述栅极连接；所述沟道依次贯穿层叠设置的所述源极、所述第三隔离层、所述介电层并延伸至所述漏极中。6.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构投影在所述衬底的面积为4F2；F为半导体结构水平方向的最小特征尺寸；任选地，所述沟道的内径为最小特征尺寸。7.一种权利要求1至6中任一项所述的半导体结构的制备方法，其特征在于，包括以下步骤：提供衬底，在所述衬底一侧依次层叠设置所述漏极、所述介电层和所述源极；在所述源极、所述介电层和所述漏极中开孔并使所述开孔止于所述漏极内；在所述开孔内壁上设置中空的沟道，在所述沟道中设置栅极。8.根据权利要求7所述的半导体结构的制备方法，其特征在于，包括以下步骤：S10：提供衬底；S20：在所述衬底一侧依次形成第一隔离层和所述漏极；S21：在所述第一隔离层远离所述衬底的一侧设置第二隔离层，所述第二隔离层不覆盖所述漏极；S22：在所述第二隔离层和所述漏极远离所述衬底的一侧依次设置介电层和所述源极；S30：在所述源极、所述介电层和所述漏极中...

【专利技术属性】
技术研发人员：尹晓明，周俊，王桂磊，
申请(专利权)人：长鑫科技集团股份有限公司，
类型：发明
国别省市：