一种基于FPGA的惯导时间同步系统技术方案

本申请提供一种基于FPGA的惯导时间同步系统，包括处理器、FPGA电路和惯导设备，FPGA电路一端与处理器连接，另一端与惯导设备连接；惯导设备包括主惯导接口和备惯导接口，主惯导接口和备惯导接口传输的数据相同，主惯导接口损坏时，系统自动切换至备惯导接口；FPGA电路包括惯导上行数据发送链路、惯导下行数据接收链路和处理器接口模块，惯导上行数据发送链路用于对处理器向惯导设备发送的数据进行传输，惯导下行数据接收链路用于对惯导设备向处理器发送的数据进行解析、识别和传输，处理器接口模块用于与处理器连接。本申请提供的基于FPGA的惯导时间同步系统具有数据传输可靠性高、处理器占用率低且时间偏差小的优点。处理器占用率低且时间偏差小的优点。处理器占用率低且时间偏差小的优点。

【技术实现步骤摘要】
一种基于FPGA的惯导时间同步系统


[0001]本公开一般涉及航空计算机
，具体涉及一种基于FPGA的惯导时间同步系统。

技术介绍

[0002]任务处理机是任务系统的重要部件，通常与飞控设备、惯导设备、台式感知设备等交联。此外还与多个执行机构控制器交联。时间同步信息由惯导设备发送到各个设备，从而保证整个系统时间同步。
[0003]惯导设备对外接口由RS422和同步脉冲组成，任务处理机通过RS422总线完成与惯导设备建链、配置和通信。惯导设备通过RS422数据帧和同步脉冲发送同步信息。惯导设备在同步脉冲的上升沿发送包含同步信息的数据帧。由于数据帧线路传输延时、串行数据解码延时、处理器和FPGA直接读取总线延时、处理器操作系统调度时间不确定性等因素，单纯依靠软件的方法无法保证可靠获取准确的同步时间。

技术实现思路

[0004]鉴于现有技术中的上述缺陷或不足，期望提供一种基于FPGA的惯导时间同步系统以解决上述问题。
[0005]本申请提供一种基于FPGA的惯导时间同步系统，包括处理器、FPGA电路和惯导设备，所述FPGA电路一端与所述处理器连接，另一端与所述惯导设备连接；所述惯导设备包括主惯导接口和备惯导接口，主惯导接口和备惯导接口传输的数据相同，主惯导接口损坏时，系统自动切换至备惯导接口；所述FPGA电路包括惯导上行数据发送链路、惯导下行数据接收链路和处理器接口模块，所述惯导上行数据发送链路用于对所述处理器向所述惯导设备发送的数据进行传输，所述惯导下行数据接收链路用于对所述惯导设备向所述处理器发送的数据进行解析、识别和传输，所述处理器接口模块用于与所述处理器连接。
[0006]根据本申请实施例提供的技术方案，所述惯导上行数据发送链路包括惯导发送数据缓存模块、惯导发送组帧模块、UART数据发送模块；所述惯导发送数据缓存模块一端与所述处理器接口模块连接，所述惯导发送数据缓存模块的另一端与所述惯导发送组帧模块连接，所述惯导发送组帧模块的另一端与所述UART数据发送模块连接，所述UART数据发送模块的另一端与所述主惯导接口或备惯导接口连接。
[0007]根据本申请实施例提供的技术方案，所述惯导下行数据接收链路包括惯导接收数据缓存模块、惯导接收组帧模块、UART数据接收模块；所述惯导接收数据缓存模块一端与所述处理器接口模块连接，所述惯导接收数据缓存模块的另一端与所述惯导接收组帧模块连接，所述惯导接收组帧模块的另一端与所述UART数据接收模块连接，所述UART数据接收模块的另一端与所述主惯导接口和备惯导接口连接。
[0008]根据本申请实施例提供的技术方案，所述FPGA电路还包括同步时间矫正模块，所述同步时间矫正模块用于对数据传输过程进行时间补偿。
[0009]根据本申请实施例提供的技术方案，所述同步时间矫正模块包括同步脉冲检测模块和同步脉冲校对模块。
[0010]根据本申请实施例提供的技术方案，所述同步脉冲校对模块包括脉冲生成模块和计数器模块。
[0011]根据本申请实施例提供的技术方案，所述UART数据接收模块用于对RS422串行数据的开始位识别、数据读取、数据校验、数据结束符识别。
[0012]根据本申请实施例提供的技术方案，所述UART数据接收模块支持RS422速率可配，支持9600bps、115200bps、230400bps、460800bps的波特率。
[0013]根据本申请实施例提供的技术方案，所述惯导接收组帧模块用于实现惯导数据帧的组帧校验，包括对数据帧头、帧长度、帧类型、帧数据、帧校验、数据帧缓存的识别。
[0014]根据本申请实施例提供的技术方案，所述惯导数据接收缓存模块支持所述处理器通过总线访问。
[0015]与现有技术相比，本申请的有益效果在于：通过将所述惯导设备设置主惯导接口和备惯导接口，主惯导接口和备惯导接口同时工作且传输的数据相同，常规情况下通过主惯导接口传输的数据进行惯导时间同步，当主惯导接口损坏时，系统自动切换至备惯导接口，使得当一路失效的情况下仍然可以通过另一路传输，保证数据传输的可靠性；通过用所述FPGA电路连接所述处理器和所述惯导设备的主惯导接口和备惯导接口，利用所述FPGA电路对两个惯导接口的惯导同步数据进行获取，大大降低处理器的占用率；通过采用FPGA电路这种硬件改进方式实现时间同步功能，相比较软件方式，时间偏差只取决于FPGA系统时钟，因此时间同步时的时间偏差更小且更容易确定。
附图说明
[0016]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0017]图1为本申请提供的基于FPGA的惯导时间同步系统的结构示意图；
[0018]图2为FPGA电路的具体结构示意图。
具体实施方式
[0019]下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关专利技术，而非对该专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与专利技术相关的部分。
[0020]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0021]请参考图1和图2，本申请提供一种基于FPGA的惯导时间同步系统，包括处理器、FPGA电路和惯导设备，所述FPGA电路一端与所述处理器连接，另一端与所述惯导设备连接；所述惯导设备包括主惯导接口和备惯导接口，主惯导接口和备惯导接口传输的数据相同，主惯导接口损坏时，系统自动切换至备惯导接口；所述FPGA电路包括惯导上行数据发送链路、惯导下行数据接收链路和处理器接口模块，所述惯导上行数据发送链路用于对所述处理器向所述惯导设备发送的数据进行传输，所述惯导下行数据接收链路用于对所述惯导设
备向所述处理器发送的数据进行解析、识别和传输，所述处理器接口模块用于与所述处理器连接。
[0022]工作原理：通过将所述惯导设备设置主惯导接口和备惯导接口，主惯导接口和备惯导接口同时工作且传输的数据相同，常规情况下通过主惯导接口传输的数据进行惯导时间同步，当主惯导接口损坏时，系统自动切换至备惯导接口，使得当一路失效的情况下仍然可以通过另一路传输，保证数据传输的可靠性；通过用所述FPGA电路连接所述处理器和所述惯导设备的主惯导接口和备惯导接口，利用所述FPGA电路对主惯导接口和备惯导接口的惯导同步数据进行获取，大大降低处理器的占用率；通过采用FPGA电路这种硬件改进方式实现时间同步功能，相比较软件方式，时间偏差只取决于FPGA系统时钟，因此时间同步时的时间偏差更小且更容易确定。
[0023]在一优选实施方式中，所述惯导上行数据发送链路包括惯导发送数据缓存模块、惯导发送组帧模块、UART数据发送模块；所述惯导发送数据缓存模块一端与所述处理器接口模块连接，所述惯导发送数据缓存模块的另一端与所述惯导发送组帧模块连接，所述惯导发送组帧模块的另一端与所述UART数据发送本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的惯导时间同步系统，其特征在于，包括处理器、FPGA电路和惯导设备，所述FPGA电路一端与所述处理器连接，另一端与所述惯导设备连接；所述惯导设备包括主惯导接口和备惯导接口，主惯导接口和备惯导接口传输的数据相同，主惯导接口损坏时，系统自动切换至备惯导接口；所述FPGA电路包括惯导上行数据发送链路、惯导下行数据接收链路和处理器接口模块，所述惯导上行数据发送链路用于对所述处理器向所述惯导设备发送的数据进行传输，所述惯导下行数据接收链路用于对所述惯导设备向所述处理器发送的数据进行解析、识别和传输，所述处理器接口模块用于与所述处理器连接。2.根据权利要求1所述的基于FPGA的惯导时间同步系统，其特征在于，所述惯导上行数据发送链路包括惯导发送数据缓存模块、惯导发送组帧模块、UART数据发送模块；所述惯导发送数据缓存模块一端与所述处理器接口模块连接，所述惯导发送数据缓存模块的另一端与所述惯导发送组帧模块连接，所述惯导发送组帧模块的另一端与所述UART数据发送模块连接，所述UART数据发送模块的另一端与所述主惯导接口或备惯导接口连接。3.根据权利要求2所述的基于FPGA的惯导时间同步系统，其特征在于，所述惯导下行数据接收链路包括惯导接收数据缓存模块、惯导接收组帧模块、UART数据接收模块；所述惯导接收数据缓存模块一端与所述处理器接口模块连接，所述惯导接收数据缓存模块的另一端与所述惯导接收组帧模块连接...

【专利技术属性】
技术研发人员：刘勇，张保全，韩旭，
申请(专利权)人：天津津航计算技术研究所，
类型：发明
国别省市：