可扩展同步时钟树系统及相控阵雷达技术方案

本发明专利技术公开了一种可扩展同步时钟树系统及相控阵雷达，所述时钟树系统包括参考时钟产生单元、主时钟管理组件和多级从时钟管理组件；参考时钟产生单元与主时钟管理组件连接，主时钟管理组件、多级从时钟管理组件依次连接；根据每个时钟管理组件的所有时钟输出线、同步输出线的长度差确定需补偿的相位延迟，根据需补偿的相位延迟对对应的时钟管理组件进行相位延迟补偿，实现所有时钟输出信号和所有同步输出信号的相位对齐。本发明专利技术各组时钟输出线+同步输出线之间无需做等长布线，降低了布线空间、线缆重量和线缆成本；同时本发明专利技术还解决了加性抖动级联积累问题以及改善了传输路径低通效应导致的同步触发时间窗口小于理论值的问题。值的问题。值的问题。

【技术实现步骤摘要】
可扩展同步时钟树系统及相控阵雷达


[0001]本专利技术属于时钟树
，尤其涉及一种可扩展同步时钟树系统及相控阵雷达。

技术介绍

[0002]数字相控阵雷达系统由众多的数字T/R组件（其内部包含模数转换器ADC和数模转换器DAC）组成，每个波束合成时各阵元的幅度、相位不再使用移相器、衰减器这两种模拟器件，取而代之的是在数字域通过高精度的数字信号处理实现相位和幅度控制。在大规模数字相控阵雷达系统中，不同的数字T/R组件通常会距离较远，且位于不同的PCB板上，而各个数字T/R组件内的ADC和DAC需同步采样和转换才能满足相控阵雷达系统的相参要求，因此，数字相控阵雷达系统需严格控制每个数字T/R组件单内ADC、DAC的采样时刻，以保证数字波束合成的性能。ADC、DAC的采样时刻由采样时钟的相位决定，故时钟生成及分发模块需要严格约束分发到每一个数字T/R组件的采样时钟（clk1～clk(n)）的相位关系，理想情况下，需要保证分发到每一个数字T/R组件的采样时钟（clk1～clk(n)）严格对齐。
[0003]在以往的数字相控阵雷达系统设计中，时钟生成与分发过程主要是由频率综合单元生成需要的采样时钟或参考时钟（即REF_CLK）（采样时钟为Fs，CLK1～CLK16各级频率均为Fs），并使用功率放大器放大到合适的功率，再通过射频功分网络将其分配为所需数量的多路等幅同相时钟。如图1所示，1:16功分网络的理想插入损耗为12dB，其输出的时钟（CLK1～CLK16）虽然能保持相位一致，但后端还需要信号线缆连接到数字T/R组件。因为数字T/R组件分布在雷达阵面的不同位置，距离不同，因此所需信号线缆长度也不同，导致线缆末端的时钟相位不齐。为了保证时钟相位对齐，需要连接到T/R组件单元的线缆按照最长线缆的长度等长布线（即CLK1～CLK16对应线缆等长），这将极大地增加了所需布线空间和线缆重量，增加了线缆成本。
[0004]在小型相控阵雷达系统中，如128个T/R通道，每个T/R组件包含8个T/R通道，则只需16个T/R组件即可实现组阵，通过1:16功分分发16路时钟后再等长布线的方式还勉强能适用。如图2所示，若阵列T/R通道数再增加几倍，例如1024通道时，需要分配的时钟数量也相应增加到128路，这时可级联两级分配网络来扩展通道数量（CLK1～CLK8对应线缆等长、CLK1～CLK16对应线缆等长），但因为增加了一级分配网络，分配损耗也增大到9 dB+12 dB=21dB，意味着频率综合单元需要输出更大的信号功率，这就限制了扩展能力。
[0005]另一种做法是采用有源的专用时钟缓冲扇出芯片，该方法可以避免上述方法中分配网络级联扩展时产生的信号损耗，但是会引入时钟加性抖动（即指某一时刻时钟周期会发生短暂性变化（向左或向右偏移），造成时钟周期在不同的周期上可能加长或缩短（上述方法无时钟加性抖动的影响），这在频域上表现为相位噪声恶化，每经过一次专用时钟缓冲扇出芯片都会叠加新的抖动，导致随着级联次数的增加，时钟信号质量不断恶化；而且这种方法也需要满足信号线缆等长的条件，如图3所示。
[0006]以上两种方式均还有不足之处：整个分配网络不同层级的各节点处时钟频率与频
率综合单元输出的频率相同，不具备重新综合出新频率的能力，在某些场景中可能带来不便，如在需要两种时钟频率的系统中，就需要部署两套时钟树；另一方面，在中间级直接传输高频的采样时钟单位长度线缆上的信号损耗会增加，缩短了可传输距离。
[0007]还有一种有源方案，如图4所示，使用带有相位延迟调节和分频功能的时钟分配芯片作为时钟数量扩展的方式，第一级的时钟产生与分配芯片以来自频率综合单元的参考时钟为基准，通过PLL（即锁相环）+VCO（即压控振荡器）产生频率为系统最高（某些系统可能存在多个成整数倍的采样率）采样时钟频率Fs的时钟CLK(n)，二级时钟分配芯片接收第一级输出的CLK和RFSYNC（与CLK同一个时钟域的脉冲）；时钟分配芯片的相位延迟调节功能使系统免去了等长布线的要求，分频功能使得能够输出除采样时钟频率Fs外的整数分之一采样频率Fs/M的时钟（如Fs=1000MHz，CLK1= Fs/1=1000MHz，CLK2=Fs/100=10MHz），但仍然存在加性抖动逐级积累导致性能变差的问题。另一方面，该方法在级联过程中所有的时钟频率均为Fs，在相控阵领域Fs可从百兆赫兹到上千兆赫兹，而Fs越高则时钟信号在传输路径中的幅度损失越大，这就限制了级联时的距离，而且因为RFSYNC脉冲是在Fs时钟域内触发同步，随着Fs的提高，同步触发的时间窗口等比例缩小，定时难度等比提高。例如，Fs=100MHz时，周期为10ns，RFSYNC脉冲的理论有效同步触发时间窗口最大为10ns，若Fs增加到1000MHz，则相应的理论同步触发时间窗口缩小为1ns，而长距离的传输会因为信道的低通效应使RFSYNC同步脉冲边沿变缓（例如一个矩形脉冲变缓为一个正弦脉冲后，最佳采样点仅有峰值一个时刻），使得实际可用的同步触发时间窗口还要远小于理论值。

技术实现思路

[0008]本专利技术的目的在于提供一种可扩展同步时钟树系统及相控阵雷达，以解决传统T/R组件采样时钟对齐方式中线缆等长导致布线空间、线缆重量和线路成本增加，随着级联次数增加扩展能力差或时钟信号质量恶化和不具备重新综合出新频率的能力。本专利技术至少解决上述技术问题中的一个。
[0009]本专利技术是通过如下的技术方案来解决上述技术问题的：一种可扩展同步时钟树系统，应用于相控阵雷达，所述时钟树系统包括参考时钟产生单元、主时钟管理组件、多个一级从时钟管理组件、
……
、多个M级从时钟管理组件；所述参考时钟产生单元与所述主时钟管理组件连接，所述主时钟管理组件通过时钟输出线和同步输出线与每个所述一级从时钟管理组件连接，依此类推，M
‑
1级从时钟管理组件通过时钟输出线和同步输出线与M级从时钟管理组件连接，所述M级从时钟管理组件通过时钟输出线和同步输出线与相控阵雷达的对应T/R组件内的时钟管理芯片连接，其中M≥1；根据每个时钟管理组件的所有时钟输出线或同步输出线的长度差确定需补偿的相位延迟，根据需补偿的相位延迟对对应的时钟管理组件的输出通道进行相位延迟补偿，实现所有时钟输出信号和所有同步输出信号的相位对齐；其中，时钟管理组件是指主时钟管理组件、一级从时钟管理组件、
……
、M级从时钟管理组件，每个输出通道对应一时钟输出线和一同步输出线，且同一输出通道的时钟输出线和同步输出线等长。
[0010]进一步地，每个所述时钟管理组件均包括主时钟管理芯片、多个从时钟管理芯片以及微控制器；所述主时钟管理芯片通过时钟输出线和同步输出线与每个所述从时钟管理芯片连接，所述微控制器与所述主时钟管理芯片、每个从时钟管理芯片连接；所述主时钟管
理芯片与从时钟管理芯片之间的各时钟输出线、同步输出线的PCB走线等长；所述微控制器根据从时钟管理芯片与下一级时钟管理组件之间的时钟输出线或同步输出线的长度差确定需补本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可扩展同步时钟树系统，其特征在于，应用于相控阵雷达，所述时钟树系统包括参考时钟产生单元、主时钟管理组件、多个一级从时钟管理组件、
……
、多个M级从时钟管理组件；所述参考时钟产生单元与所述主时钟管理组件连接，所述主时钟管理组件通过时钟输出线和同步输出线与每个所述一级从时钟管理组件连接，依此类推，M
‑
1级从时钟管理组件通过时钟输出线和同步输出线与M级从时钟管理组件连接，所述M级从时钟管理组件通过时钟输出线和同步输出线与相控阵雷达的对应T/R组件内的时钟管理芯片连接，其中M≥1；根据每个时钟管理组件的所有时钟输出线或同步输出线的长度差确定需补偿的相位延迟，根据需补偿的相位延迟对对应的时钟管理组件的输出通道进行相位延迟补偿，实现所有时钟输出信号和所有同步输出信号的相位对齐；其中，时钟管理组件是指主时钟管理组件、一级从时钟管理组件、
……
、M级从时钟管理组件，每个输出通道对应一时钟输出线和一同步输出线，且同一输出通道的时钟输出线和同步输出线等长。2.根据权利要求1所述的可扩展同步时钟树系统，其特征在于：每个所述时钟管理组件均包括主时钟管理芯片、多个从时钟管理芯片以及微控制器；所述主时钟管理芯片通过时钟输出线和同步输出线与每个所述从时钟管理芯片连接，所述微控制器与所述主时钟管理芯片、每个从时钟管理芯片连接；所述主时钟管理芯片与从时钟管理芯片之间的各时钟输出线、同步输出线的PCB走线等长；所述微控制器根据从时钟管理芯片与下一级时钟管理组件之间的时钟输出线或同步输出线的长度差确定需补偿的相位延迟，再根据需补偿的相位延迟对每个从时钟管理芯片的输出通道进行相位延迟补偿。3.根据权利要求2所述的可扩展同步时钟树系统，其特征在于：所述从时钟管理芯片的数量为2~7个。4.根据权利要求2所述的可扩展同步时钟树系统，其特征在于：所述主时钟管理芯片和从时钟管理芯片均包括第一锁相环、第二锁相环以及时钟分配单元；所述第一锁相环通过20~500Hz的环路带宽净化外部参考时钟的抖动，得到净化后的本地时钟；...

【专利技术属性】
技术研发人员：陈浩，寸怀诚，
申请(专利权)人：浙江宜通华盛科技有限公司，
类型：发明
国别省市：