靴带式开关制造技术

靴带式开关包含取样晶体管、靴带式电路以及缓冲器电路。取样晶体管用以根据控制节点的位准选择性地导通，以自该取样晶体管的第一端传输输入信号到该取样晶体管的第二端，且该取样晶体管的基极用以接收缓冲信号。靴带式电路用以拉升该控制节点的位准，以使该控制节点与该取样晶体管的第一端在该取样晶体管的导通期间内具有固定电压差。缓冲器电路用以根据该输入信号产生该缓冲信号。输入信号产生该缓冲信号。输入信号产生该缓冲信号。

【技术实现步骤摘要】
靴带式开关


[0001]本专利技术申请是关于靴带式开关，具体地，是关于可降低寄生电容影响的靴带式开关。

技术介绍

[0002]开关电路常应用于模拟数字转换器与/或数字模拟转换器。为了达到高线性度的信号转换，需使用具有高效能的开关电路。例如，靴带式开关被提出以提供具有稳定的导通阻值以获得较高的线性度。然而，在现有的靴带式开关中，晶体管仍会受到电压相依的寄生电容的影响，使得靴带式开关无法达到目前应用所要求的线性度要求。

技术实现思路

[0003]在一些实施方式中，本专利技术申请的目的之一(但不限于)提供一种可降低电压相依的寄生电容影响的靴带式开关。
[0004]在一些实施方式中，靴带式开关包含取样晶体管、靴带式电路以及缓冲器电路。取样晶体管用以根据一控制节点的位准选择性地导通，以自该取样晶体管的第一端传输输入信号到该取样晶体管的第二端，且该取样晶体管的基极用以接收缓冲信号。靴带式电路用以拉升该控制节点的位准，以使该控制节点与该取样晶体管的第一端在该取样晶体管的导通期间内具有一固定电压差。缓冲器电路用以根据该输入信号产生该缓冲信号。
[0005]在一些实施方式中，靴带式开关可利用基极偏压的方式来降低电压相依的寄生电容的影响，以进一步地提升靴带式开关的线性度。
[0006]有关本专利技术申请的特征、操作与技术效果，请结合附图对较佳实施例进行如下详细说明。
附图说明
[0007]图1为根据本专利技术申请一些实施例绘制的一种靴带式开关的示意图；
[0008]图2为根据本专利技术申请一些实施例绘制的图1中的靴带式电路与取样晶体管的电路示意图；以及
[0009]图3为根据本专利技术申请一些实施例绘制的图1中的靴带式电路与取样晶体管的电路示意图。
[0010]符号说明：100：靴带式开关110：靴带式电路120：缓冲器电路CB：电容CLK1、CLK2、CLK3：频率信号GND：地
MN：取样晶体管N1、N2、N3：节点NG：控制节点NM1～NM6：N型晶体管PM1～PM3：P型晶体管VDD：供应电压VF：缓冲信号VIN：输入信号
具体实施方式
[0011]本文所使用的所有词汇具有其通常的含义。上述词汇在普遍常用字典中的定义，在本专利技术申请的内容中，包含任一在此所讨论词汇的使用例子仅为示例，不应用于限制本专利技术申请的范围与含义。同样地，本专利技术申请不仅以此说明书所示出的各种实施例为限。
[0012]关于本文中所使用的“耦接”或“连接”，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。如本文所用，用语“电路”可为由至少一个晶体管与/或至少一个主被动组件按一定方式连接以处理信号的装置。
[0013]如本文所用，用语“与/或”包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等词汇，是用于描述并辨别各个组件。因此，在本文中的第一组件也可被称为第二组件，而不脱离本专利技术申请的本意。为易于理解，在各图式中的类似组件将被指定为相同标号。
[0014]图1为根据本专利技术申请一些实施例绘制的一种靴带式(bootstrapped；或可称自举式)开关100的示意图。在一些实施例中，靴带式开关100可应用于取样电路，以对输入信号VIN进行取样。例如，取样晶体管MN的第二端(例如为汲极)可耦接至取样电路中的电容(未示出)，以储存取样到的输入信号VIN。
[0015]靴带式开关100包含取样晶体管MN、靴带式电路110以及缓冲器电路120。取样晶体管MN的第一端(例如为源极)接收输入信号VIN，取样晶体管MN的控制端(例如为闸极)耦接至控制节点NG，且取样晶体管MN的第四端(例如为基极)接收缓冲信号VF。取样晶体管MN可根据控制节点NG的位准选择性地导通，以自取样晶体管MN的第一端传输输入信号VIN到取样晶体管MN的第二端。
[0016]靴带式电路110用以拉升控制节点NG的位准，以使控制节点NG与取样晶体管MN的第一端在取样晶体管MN的导通期间内具有固定电压差。如此，取样晶体管MN可具有稳定的导通阻值，以具有更好的线性度。一般而言，晶体管的导通阻值是根据该晶体管的闸极
‑
源极之间的电压差决定。由于晶体管的源极接收时变信号(例如为输入信号VIN)，该晶体管的导通阻值会相依于输入信号VIN，进而导致非线性失真。通过使用靴带式电路110，可使控制节点NG与取样晶体管MN的第一端之间(即取样晶体管MN的闸极
‑
源极之间)在取样晶体管MN的导通期间内具有固定的电压差。如此，取样晶体管MN的导通阻值可更稳定，进而降低非线性失真的影响。
[0017]缓冲器电路120用以根据输入电压VIN产生缓冲信号VF。在一些实施例中，缓冲器
电路120可为电压随耦器(voltage follower)，或为由放大器实施的单增益缓冲器，但本专利技术申请并不以此为限。如前所述，取样晶体管MN的基极用以接收缓冲信号VF，而非直接接收输入信号VIN。一般而言，同一晶体管的源极与基极会直接连接在一起，以使源极
‑
基极之间的电压差为零，藉以降低基板效应(body effect)的影响。以取样晶体管MN为例，在一般的设置方式中，取样晶体管MN的基极会设置为连接至取样晶体管MN的源极并接收输入信号VIN。然而，在实际应用中，输入信号VIN需要同时传输给系统中的其他节点或是驱动其他电路。等效来说，该多个节点与/或电路为彼此耦接。该多个节点与/或电路中的不理想效应(例如，寄生电容、信号扰动等等)可能会影响到其他电路，造成电路效能下降。举例而言，在半导体结构中，取样晶体管MN会具有一电压相依的寄生电容(例如为，但不限于，N型井与P型基板之间的接面电容)。该寄生电容的容值可能会受到来自其他节点或电路中的电压(或电流)扰动而改变。如此，将使得取样晶体管MN出现非线性失真。
[0018]相较于上述的设置方式，在此实施例中，取样晶体管MN的基极是设置为接收缓冲信号VF，其中缓冲信号VF是通过缓冲器电路120基于输入信号VIN产生，且缓冲信号VF的位准可相同于输入信号VIN的位准。通过上述设置方式，可降低输入信号VIN所需驱动的电路或节点的个数，且经由缓冲器电路120所输出的缓冲信号VF具有一定驱动能力，因此可用来驱动部分节点(例如为取样晶体管MN的基极与/或后述提及的其它晶体管的基极)。如此，通过将取样晶体管MN的基极设置为接收缓冲信号VF(而非直接接收输入信号VIN)，可降低取样晶体管MN的寄生电容(其为电压相依)的容值变动，进而提高靴带式开关100的线性度。此外，由于缓冲信号VF的位准相同于输入信号VIN的位准，因此仍可降低基板效应对取样晶体管MN的影响。
[0019]在一些实施例中，在取样晶体管MN的导通期间内，靴带式电路110所包含的多个N型晶体管中的至少一者(其在取样晶体管MN的导通期间有导通且有接收输入信号VIN)的基极可接收缓冲信号VF(而非直接接收输入信号V本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种靴带式开关，其特征在于，所述靴带式开关包含：取样晶体管，用以根据控制节点的位准选择性地导通，以自所述取样晶体管的第一端传输输入信号到所述取样晶体管的第二端，其中所述取样晶体管的基极用以接收缓冲信号；靴带式电路，用以拉升所述控制节点的位准，以使所述控制节点与所述取样晶体管的第一端在所述取样晶体管的导通期间内具有固定电压差；以及缓冲器电路，用以根据所述输入信号产生所述缓冲信号。2.如权利要求1所述的靴带式开关，其特征在于，所述靴带式电路包含多个N型晶体管，且所述多个N型晶体管中的至少一者的基极用以接收所述缓冲信号。3.如权利要求1所述的靴带式开关，其特征在于，所述多个N型晶体管中的所述至少一者在所述取样晶体管的导通期间内是导通的，并接收所述输入信号。4.如权利要求1所述的靴带式开关，其特征在于，所述靴带式电路包含多个N型晶体管，且所述多个N型晶体管中的至少一者的基极不直接接收所述输入信号。5.如权利要求4所述的靴带式开关，其特征在于，所述多个N型晶体管中的所述至少一者在所述取样晶体管的导通期间内是导通的，并接收所述输入信号。6.如权利要求1所述的靴带式开关，其特征在于，所述靴带式电路包含：电容，其中所述电容的两端分别耦接至第一节点与第二节点，第一N型晶体管，用以根据所述控制节点的位准选择性地导通，以耦接该取样晶体管的第一端至该第一...

【专利技术属性】
技术研发人员：雷良焕，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：