半导体器件制造技术

本公开的各实施例涉及半导体器件。在根据实施例的半导体器件中，控制存储器单元，使得对于其输出值可以基于存储在该存储器单元中的值固定而不执行该信息处理的部分，停止运算处理，以便停止对数据线的充电和放电，并且对于其输出值需要通过执行该信息处理来固定的部分，适当地执行伴随着对该数据线的该充电和该放电的该信息处理。该放电的该信息处理。该放电的该信息处理。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]于2022年3月4日提交的日本专利申请第2022
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033699号的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。


[0003]本专利技术涉及一种半导体器件，例如包括具有积和运算功能的存储器的半导体器件。

技术介绍

[0004]近年来，人工智能已经应用于许多领域。此人工智能需要执行大量的积和运算。因此，使用GPU(图形处理单元)等来加速积和运算的处理。此外，除了积和运算的处理之外，进一步需要与该处理相关联的大量数据传送处理。在执行此类处理的情况下，存在功耗增加的问题。因此，专利文献1公开了与能够以低功耗执行大量积和运算的半导体器件相关的技术。
[0005]公开了下面列出的技术。
[0006][专利文献1]日本未审查专利申请公开第2020
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129582号
[0007]专利文献1公开了一种乘积运算存储器单元，其连接到两条数据线，存储三进制数据，并且对所存储的数据、输入数据和数据线上的数据执行积和运算。

技术实现思路

[0008]然而，在专利文献1中描述的半导体器件中，在所有信息处理周期中重复对数据线的充电和从数据线的放电，而不管操作的类型。因此，专利文献1中描述的半导体器件具有减小功耗的效果有限的问题。
[0009]从本说明书和附图的描述中，其他问题和新颖特征将变得显而易见。
[0010]在根据实施例的半导体器件中，控制存储器单元，使得对于其输出值可以基于存储在存储器单元中的值固定而不执行信息处理的部分，停止运算处理，以便停止对数据线的充电和从数据线的放电，并且对于其输出值需要通过执行信息处理来固定的部分，适当地执行伴随着对数据线的充电和从数据线的放电的信息处理。
[0011]在根据实施例的半导体器件中，可以进一步减小功耗。
附图说明
[0012]图1是根据第一实施例的半导体器件的框图。
[0013]图2是示出根据第一实施例的半导体器件的存储器单元周围的配置的详细框图。
[0014]图3是根据第一实施例的信息处理参考单元的电路图。
[0015]图4是根据第一实施例的存储器单元的电路图。
[0016]图5是根据第一实施例的复制单元和虚设单元的电路图。
[0017]图6是根据第一实施例的第一确定电路的电路图。
[0018]图7是根据第一实施例的第二确定电路的电路图。
[0019]图8是用于描述在根据第一实施例的半导体器件中设定值和要停止的信息处理周期的数目之间的关系的表。
[0020]图9是用于描述根据第一实施例的半导体器件的操作的时序图。
[0021]图10是用于描述根据第二实施例的半导体器件中设定值的改变条件的表。
[0022]图11是示出根据第三实施例的半导体器件的存储器单元周围的配置的详细框图。
[0023]图12是根据第三实施例的第二确定电路的电路图。
[0024]图13是示出根据第四实施例的半导体器件的存储器单元周围的配置的详细框图。
[0025]图14是根据第四实施例的第一部分确定电路的电路图。
[0026]图15是根据第四实施例的第二部分确定电路的电路图。
具体实施方式
[0027]为了阐明描述，以下的描述和附图被适当地省略和简化。此外，在每个图中，相同的元件由相同的附图标记表示并且将根据需要省略对其的重复描述。
[0028]下面描述的半导体器件具有其中能够保持三进制值的多个存储器单元连接到为多个存储器单元共同提供的数据线的配置。然后，通过将存储器单元的输入值和存储在数据线上的存储器单元中的值的乘积相加来执行积和运算。此外，积和运算的结果被连续地与由信息处理参考单元输出的参考值进行比较，并且最终被输出为多位输出值。将在下面详细描述此类半导体器件。
[0029]第一实施例
[0030]首先，图1示出了根据第一实施例的半导体器件的框图。如图1中所示，根据第一实施例的半导体器件1包括存储器控制器10、输入缓冲器11、电流源12、单元阵列13、恒流源14、确定电路15和接口控制器16。
[0031]存储器控制器10是与半导体器件1的外部接口，从外部提供的半导体器件接收输入值，并且将半导体器件1内生成的输出值输出到外部设备。此外，存储器控制器10可以具有控制半导体器件1中的电源(诸如电流源12)的功能。输入缓冲器11通过将经由存储器控制器10输入的输入值转换成用于控制存储器单元的信号来驱动单元阵列13中提供的存储器单元。
[0032]电流源12生成供应给单元阵列13的第一数据线(以下称为数据线PBL)、第二数据线(以下称为数据线NBL)和第三数据线(以下称为数据线DBL)的电流。单元阵列13具有以栅格图案布置的存储器单元。恒流源14生成驱动单元阵列13中的存储器单元的恒定电流。确定电路15确定来自单元阵列13中的存储器单元的积和运算结果的大小，并且逐位地顺序输出构成最终输出值的位。例如，接口控制器16从确定电路15的输出值生成多位最终输出值并且将其传输到存储器控制器10。此外，接口控制器16还用作控制电路，该控制电路基于由确定电路15输出的确定信号来控制恒流源14和确定电路15。
[0033]以下描述集中于电流源12、单元阵列13、恒流源14和确定电路15的配置。因此，图2示出了根据第一实施例的半导体器件的存储器单元周围的配置的详细框图。在图2中，数据线PBL、数据线NBL和数据线DBL构成一个数据线组，并且示出了与一个数据线组相关的电
路。在根据第一实施例的半导体器件1中，单元阵列13设置有数据线组以及与数据线组相关联的多个电流源12、恒流源14、确定电路15等。
[0034]如图2中所示，在根据第一实施例的半导体器件1中，提供多个存储器单元(例如，MC0至MC127)以便连接到数据线PBL和NBL。供应给存储器单元的输入值由多位构成，但是输入值的对应一位被输入到每个存储器单元。然后，存储器单元输出1位输入值和由三进制值表示的保持值的乘积。尽管稍后将描述细节，但是存储器单元包括当第一值被保持时将数据线PBL电连接到恒流源14的第一存储器单元，以及当第二值被保持时将数据线NBL电连接到恒流源14的第二存储器单元。即，多个存储器单元之中输出第一值的存储器单元电连接到数据线PBL。此外，多个存储器单元之中输出第二值的存储器单元电连接到数据线NBL。
[0035]此外，提供信息处理参考单元(例如，AD转换REF单元21)以便连接到数据线PBL和NBL。AD转换REF单元21向数据线PBL或数据线NBL供应参考值，该参考值针对每个信息处理周期而变化。AD转换REF单元21根据参考控制信号REF改变参考值。此外，假定接口控制器16输出参考控制信号REF。
[0036]复制单元23和多个虚设单元(例如，虚设单元DC0至DC127)连接到数据线DBL。单元阵列13根据本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：多个存储器单元，被配置为输出输入值和由三进制值表示的保持值的乘积；第一数据线，所述多个存储器单元之中的输出第一值的所述存储器单元电连接到所述第一数据线；第二数据线，所述多个存储器单元之中的输出第二值的所述存储器单元电连接到所述第二数据线；信息处理参考单元，被配置为向所述第一数据线或所述第二数据线供应参考值，所述参考值的值针对每个信息处理周期而改变；恒流源，被配置为生成驱动电流，所述多个存储器单元和所述信息处理参考单元利用所述驱动电流驱动所述第一数据线和所述第二数据线；第一确定电路，被配置为对于每个信息处理周期，根据连接到所述第一数据线的所述存储器单元的所述数目和连接到所述第二数据线的所述存储器单元的所述数目之间的大小关系，输出指示不同值的二进制信号；第三数据线；复制单元，被配置为根据指定的设定值向所述第三数据线输出比较值，所述比较值指示连接到所述第一数据线和所述第二数据线中的至少一者的所述存储器单元的所述数目；第二确定电路，被配置为当连接到所述第一数据线的所述存储器单元的所述数目和连接到所述第二数据线的所述存储器单元的所述数目中的至少一者小于所述比较值时，使能停止命令信号；以及控制电路，被配置为响应于指示使能状态的所述停止命令信号，输出所述设定值并且控制所述恒流源以停止电流输出，直到与所述设定值对应的所述数目的信息处理周期经过。2.根据权利要求1所述的半导体器件，其中所述多个存储器单元中的每个存储器单元包括：第一存储器单元，被配置为当所述第一值被保持时，将所述第一数据线电连接到所述恒流源；以及第二存储器单元，被配置为当所述第二值被保持时，将所述第二数据线电连接到所述恒流源，以及其中当所述第一存储器单元将所述第一数据线与所述恒流源电断开并且所述第二存储器单元将所述第二数据线与所述恒流源电断开时表示第三值。3.根据权利要求1所述的半导体器件，其中当由所述第一确定电路的输出值预先设定的所述数目的位中的一个位的信息处理结果被固定的时段被定义为一个信息处理时段时，所述控制电路在所述一个信息处理时段的初始信息处理周期中选择性地使...

【专利技术属性】
技术研发人员：田中信二，北形大树，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：