存算一体芯片和芯片控制方法技术

本公开提供了一种存算一体芯片和芯片控制方法，包括N个存储单元，N个存储单元中的M个存储单元与至少两个存储单元控制器连接，至少两个存储单元控制器共同与一个逻辑控制单元和一个寄存器连接，N、M均为大于1的正整数；逻辑控制单元用于在检测到M个存储单元中的第一存储单元的读请求时控制至少两个存储单元控制器中与第一存储单元连接的第一存储单元控制器向第一存储单元下发第一读地址；第一存储单元用于基于第一读地址向第一存储单元控制器发送数据以使第一存储单元控制器将第一存储单元发送的数据存入寄存器。通过本公开的技术方案，极大地减少了寄存器的数量，便于芯片的集成和功能的优化，并降低芯片制造的成本。并降低芯片制造的成本。并降低芯片制造的成本。

【技术实现步骤摘要】
【国外来华专利技术】存算一体芯片和芯片控制方法


[0001]本公开实施例涉及集成电路领域，尤其涉及一种存算一体芯片和芯片控制方法。

技术介绍

[0002]随着大数据、物联网、人工智能等应用的快速兴起，数据以爆发式的速度快速增长。海量数据的高效存储、迁移与处理成为当前电子信息领域的重大挑战之一。存算一体芯片技术的提出，旨在把传统以计算为中心的架构转变为以数据为中心的架构，其直接利用存储器进行数据处理，从而把数据存储与计算融合在同一个芯片当中。
[0003]相关技术中的存算一体芯片包括多个存储单元，以及与该多个存储单元一一对应连接的存储单元控制器，且每个存储单元控制器的数据接口处，都包括一个寄存器。当存储单元控制器接收到读请求时，从对应连接的存储单元中读取数据，并将该数据写入寄存器；所有存储单元控制器内的寄存器中的数据经过仲裁，被计算单元读取。被仲裁的寄存器被读取后即被释放，可重新接收新的读数据。
[0004]然而，相关技术中的存算一体芯片中，若芯片计算量大，存储需求高时，芯片所包括的寄存器等元器件数量多，不利于芯片的集成和芯片功能的优化。

技术实现思路

[0005]以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0006]本公开实施例提供一种存算一体芯片和芯片控制方法。
[0007]第一方面，本公开实施提供一种存算一体芯片，该芯片包括N个存储单元，N个存储单元中的M个存储单元与至少两个存储单元控制器连接，至少两个存储单元控制器共同与一个逻辑控制单元和一个寄存器连接，N、M均为大于1的正整数；
[0008]逻辑控制单元，用于在检测到M个存储单元中的第一存储单元的读请求时，则控制至少两个存储单元控制器中与第一存储单元连接的第一存储单元控制器向第一存储单元下发第一读地址；
[0009]第一存储单元，用于基于第一读地址向第一存储单元控制器发送数据，以使第一存储单元控制器将第一存储单元发送的数据存入寄存器。
[0010]第二方面，本公开实施例提供一种芯片控制方法，该方法应用于存算一体芯片，该存算一体芯片包括N个存储单元，N个存储单元中的M个存储单元与至少两个存储单元控制器连接，至少两个存储单元控制器共同与一个逻辑控制单元和一个寄存器连接，N、M均为大于1的正整数，该芯片控制方法包括：
[0011]逻辑控制单元在检测到M个存储单元中的第一存储单元的读请求时，则控制至少两个存储单元控制器中与第一存储单元连接的第一存储单元控制器向第一存储单元下发第一读地址；
[0012]第一存储单元基于第一读地址向第一存储单元控制器发送数据，以使第一存储单
元控制器将第一存储单元发送的数据存入寄存器。
[0013]综上所述，本公开实施例所提供的存算一体芯片，包括N个存储单元，N个存储单元中的M个存储单元与至少两个存储单元控制器连接，至少两个存储单元控制器共同与一个逻辑控制单元和一个寄存器连接，N、M均为大于1的正整数；逻辑控制单元，用于在检测到M个存储单元中的第一存储单元的读请求时，则控制至少两个存储单元控制器中与第一存储单元连接的第一存储单元控制器向第一存储单元下发第一读地址；第一存储单元，用于基于第一读地址向第一存储单元控制器发送数据，以使第一存储单元控制器将第一存储单元发送的数据存入寄存器。通过本公开的技术方案，存算一体芯片在存储与计算进行时，与存储单元连接的2个或2个以上的存储单元控制器共享同一个寄存器。
[0014]在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
[0015]为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1为相关技术的存算一体芯片中存储设备的结构示意图；
[0017]图2为相关技术的存算一体芯片的结构示意图；
[0018]图3为本公开实施例提供的一种存算一体芯片的结构示意图；
[0019]图4为本公开实施例提供的一种存算一体芯片的结构示意图；
[0020]图5为本公开实施例提供的另一种存算一体芯片的结构示意图；
[0021]图6为本公开实施例提供的另一种存算一体芯片的结构示意图；
[0022]图7为本公开实施例提供的另一种存算一体芯片的结构示意图；
[0023]图8为本公开实施例提供的另一种存算一体芯片的结构示意图；
[0024]图9为本公开实施例提供的一种存算一体芯片的结构示意图；
[0025]图10为本公开一实施例提供的一种芯片控制方法的流程示意图。
具体实施方式
[0026]下面将结合本专利技术实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
[0027]需要说明的是，本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或服务器不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0028]为了便于理解本公开的技术方案，在介绍本公开技术方案之前，首先对相关技术的存算一体芯片的功能结构进行如下简单介绍：
[0029]图1为相关技术的存算一体芯片中存储设备的结构示意图。
[0030]如图1所示，在存算一体芯片中，存储单元控制器的数据接口的位宽为B，计算单元完成一次计算需要读取一组数据，其位宽为W，是存储单元控制器数据位宽B的Q倍，即W＝Q
×
B。通常在设计存算一体芯片时，在每个存储单元控制器的数据接口处设置一个位宽为W的寄存器R，该寄存器R串行接收来自存储单元控制器数据接口处Q个位宽为B的数据，并将N个位宽为B的数据进行拼接，最终组合为位宽为W的数据。
[0031]图2为相关技术的存算一体芯片的结构示意图。
[0032]如图2所示，存算一体芯片中，集成有与存储单元数量相当的存储单元控制器。每个存储控制器的数据接口处，都包含一个寄存器R，如果芯片中有M个存储单元，那么就对应有M个存储单元控制器和M个寄存器R。每个存储单元独立工作，当有读请求时，对应的存储单元控制器将数据读取至寄存器R；所有存储单元控制器内的寄存器R中的数据经过仲裁，被计算单元读取。被仲裁的寄存器R被读取后即被释放，可重新接收新的读数据。
[0033]然而，相关技术的存算一体芯片中，若芯片计算量大，存储需求高时，芯片所包括的寄本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存算一体芯片，其特征在于，包括N个存储单元，所述N个存储单元中的M个存储单元与至少两个存储单元控制器连接，所述至少两个存储单元控制器共同与一个逻辑控制单元和一个寄存器连接，所述N、M均为大于1的正整数；所述逻辑控制单元，用于在检测到所述M个存储单元中的第一存储单元的读请求时，则控制所述至少两个存储单元控制器中与所述第一存储单元连接的第一存储单元控制器向所述第一存储单元下发第一读地址；所述第一存储单元，用于基于所述第一读地址向所述第一存储单元控制器发送数据，以使所述第一存储单元控制器将所述第一存储单元发送的数据存入所述寄存器。2.根据权利要求1所述的芯片，其特征在于，所述逻辑控制单元，用于在检测到所述M个存储单元中的第一存储单元的读请求时，则激活所述至少两个存储单元控制器，并控制所述至少两个存储单元控制器中与所述第一存储单元连接的第一存储单元控制器向所述第一存储单元下发第一读地址；所述第一存储单元，用于基于所述第一读地址向所述第一存储单元控制器发送数据，以使所述第一存储单元控制器将所述第一存储单元发送的数据存入所述寄存器。3.根据权利要求2所述的芯片，其特征在于，所述逻辑控制单元，还用于在检测到所述第一存储单元的读取请求时，控制所述至少两个存储单元控制器对所述M个存储单元进行读初始化操作；所述第一存储单元，具体用于在读初始化后，基于所述第一读地址向所述第一存储单元控制器发送数据。4.根据权利要求3所述的芯片，其特征在于，所述逻辑控制单元，还用于在检测到所述寄存器中所述第一存储单元的数据被仲裁读取，且未检测所述M个存储单元中存在有读取请求的存储单元时，控制所述M个存储单元返回初始状态。5.根据权利要求4所述的芯片，其特征在于，所述逻辑控制单元，还用于在检测到所述寄存器中所述第一存储单元的数据被仲裁读取，且检测到所述M个存储单元中的第二存储单元的读取请求时，则控制所述至少两个存储单元控制器中与所述第二存储单元连接的第二存储单元控制器向所述第二存储单元下发第二读地址；所述第二存储单元，用于基于所述第二读地址向所述第二存储单元控制器发送数据，以使所述第二存储单元控制器将所述第二存储单元发送的数据写入所述寄存器。6.根据权利要求3
‑
5任一项所述的...

【专利技术属性】
技术研发人员：石昊明，刘明，汪福全，李彦，闫超，
申请(专利权)人：声龙新加坡私人有限公司，
类型：发明
国别省市：