一种无约束张弛型数模转换器制造技术

本发明专利技术公开了一种无约束张弛型数模转换器包括存储模块、电压编码获取模块、移位寄存器、三态缓冲器控制模块、三态缓冲器、一阶RC网络；其中存储模块用于存储电压编码集，电压编码集为2

【技术实现步骤摘要】
一种无约束张弛型数模转换器


[0001]本专利技术属于数字数模转换器
，具体涉及一种无约束张弛型数模转换器。

技术介绍

[0002]传统的全数字DAC一般采用数字时间转换器(Digital
‑
to
‑
Time Converters,DTCs)结构，由数字脉冲宽度调制(digital
‑
pulse width modulation,DPWM)方法实现。但基于PWM实现的全数字DAC时间利用率低。文献《Relaxation digital
‑
to
‑
analogue converter》中提出了一种张弛型数模转换器(Relaxation DAC，ReDAC)，解决了传统PWM实现的全数字DAC转换时间成本高的问题。
[0003]Relaxation DAC(ReDAC)的本质是根据二进制编码控制三态缓冲器的输出，从而对一阶RC网络中的电容进行充放电控制，电容两端的电压即为DAC的输出电压。三态缓冲器控制电容充放电的原理如图1所示，A为信号输入端口，为三态缓冲器高阻态使能信号。三态缓冲器主要由两个PMOS管(P1、P2)和两个NMOS管(N1、N2)组成。当为低电平时，P1和N2都导通，三态缓冲器相当于GPIO。在该状态下，当A输入高电平时，P2导通、N1截止，VDD电压高于电容电压，构成拉电流，电容充电。当A输入低电平时，P2截止、N1导通，构成灌电流，电容通过两个NMOS管放电。当为高电平时，P1和N2均截止，内部相当于开路，与RC网络无连接，实现高阻态。由此，当为低电平时，通过控制A的高低状态可以控制电容的充放电。如图2所示，为ReDAC的结构示意图。在周期为T的时钟信号CLK下，二进制编码b
i
通过移位寄存器经三态缓冲器输入至一阶RC网络中，当输入二进制编码为高电平时，对电容充电，为低电平时电容放电，其充放电单位时间为时钟周期T。
[0004]对于理想的ReDAC，其输出电压数学模型可表示为：
[0005][0006]其中，V
DD
表示三态缓冲器输出高电平时的电压，N为DAC的位数。上式成立时，ReDAC的实际工作时钟周期T
ReDAC
必须等于一理想时钟周期T
ideal
，且与一阶RC网络中的电阻R和电容C成如下关系：
[0007]T
ReDAC
＝T
ideal
＝RCln2
ꢀꢀ
(2)
[0008]当DAC的位数N为5时，按照理想的ReDAC输出电压数学模型的时序及期望输出电压V
C
变化过程如图3所示，其中N＝5，输入二进制编码为{1,0,1,0,1}。对于N位ReDAC，需要N位二进制编码，可实现2
N
个电压输出值，转换时间为NT
ReDAC
。当二进制编码通过移位寄存器全部输入至电容后，三态缓冲器使能高阻态，从而可暂时保持电容电压值。
[0009]对于理想的ReDAC，按照式(2)可知其时钟周期T
ReDAC
必为一个无理数。排除实际中时钟周期受时钟偏移和时钟抖动的影响，在理论阶段，无论多精确的时钟或锁相环(Phase Locked Loop,PLL)技术都不可能将时钟周期转换为无理数。ReDAC的实际工作时钟周期T
ReDAC
会与理想时钟周期T
ideal
产生偏差：
[0010]ΔT＝T
ReDAC
‑
T
ideal
[0011]偏差ΔT会导致电容C两端电压与理想的ReDAC输出电压数学模型，即式(1)计算出的DAC输出电压产生较大的误差，且该误差随着时间的累计会不断地增大。为减少该误差，需要采用额外的校准电路和数字校准策略来不断调整ReDAC的工作时钟周期。

技术实现思路

[0012]专利技术目的：针对现有技术中存在的问题，本专利技术提供一种无约束张弛型数模转换器，该DAC的工作时钟周期可以为任意可实现的精确时钟频率，无需为无理数。
[0013]技术方案：本专利技术采用如下技术方案：
[0014]一种无约束张弛型数模转换器，其特征在于，包括：存储模块1、电压编码获取模块2、移位寄存器3、三态缓冲器控制模块4、三态缓冲器5、一阶RC网络6；
[0015]所述存储模块1用于存储电压编码集，所述电压编码集为2
N
‑
1个电压编码构成的集合，电压编码为二进制码流，每个电压编码对应一个输出电压，输出电压的范围为(0，V
DD
)，V
DD
为三态缓冲器5输出高电平时的电压；N为数字DAC的位数；
[0016]所述电压编码获取模块2用于根据数字输入D
in
获取期望的输出电压对应的电压编码，并传输至移位寄存器3；
[0017]所述移位寄存器3在时钟信号CLK的控制下对存储的数据进行移位，并输出至三态缓冲器5；
[0018]所述三态缓冲器控制模块4根据期望输出电压对应的电压编码长度和时钟信号CLK的周期T确定三态缓冲器5高阻态使能信号的电平；
[0019]所述一阶RC网络6根据三态缓冲器5输出电平进行充放电；
[0020]当传输至移位寄存器3中的电压编码为(b1,b2,
…
,b
n
)时，nT时刻一阶RC网络中电容两端电压V
C,n
为：其中Q1＝V
DD
(1
‑
σ)，τ为一阶RC网络的时间常数。
[0021]进一步地，所述电压编码集中电压编码的构建方法包括如下步骤：
[0022]步骤1、构建种群数量为J的粒子群，每个粒子的位置p
j,1
随机初始化为一维向量，p
j,1
＝(b
j,1
)，位置码元b
j,1
为0或1的随机数；j＝1,2,
…
,J；在[v
min
,v
max
]区间随机初始化每个粒子的速度增量v
j,1
，v
min
,v
max
分别为预设的粒子速度最小值和最大值；初始化迭代次数d＝1；初始化每个粒子的个体最优位置p
j,best
为粒子的初始位置p
j,1
；随机选取一个粒子的位置作为群体最优位置g
best
；
[0023]步骤2、计算每个粒子的适应度，第j个粒子在第d次迭代的适应度fit
j,d
为：fit
j,d
＝|V
C,j,d
‑
V
C
|；
[0024]其中V
C
为期望的输出电压；V
C,j,d
为根据第j个粒子在第d次迭代的位置p<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种无约束张弛型数模转换器，其特征在于，包括：存储模块(1)、电压编码获取模块(2)、移位寄存器(3)、三态缓冲器控制模块(4)、三态缓冲器(5)、一阶RC网络(6)；所述存储模块(1)用于存储电压编码集，所述电压编码集为2
N
‑
1个电压编码构成的集合，电压编码为二进制码流，每个电压编码对应一个输出电压，输出电压的范围为(0，V
DD
)，V
DD
为三态缓冲器(5)输出高电平时的电压；N为数字DAC的位数；所述电压编码获取模块(2)用于根据数字输入D
in
获取期望的输出电压对应的电压编码，并传输至移位寄存器(3)；所述移位寄存器(3)在时钟信号CLK的控制下对存储的数据进行移位，并输出至三态缓冲器(5)；所述三态缓冲器控制模块(4)根据期望输出电压对应的电压编码长度和时钟信号CLK的周期T确定三态缓冲器(5)高阻态使能信号的电平；所述一阶RC网络(6)根据三态缓冲器(5)输出电平进行充放电；当传输至移位寄存器(3)中的电压编码为(b1,b2,
…
,b
n
)时，nT时刻一阶RC网络中电容两端电压V
C,n
为：其中Q1＝V
DD
(1
‑
σ)，τ为一阶RC网络的时间常数。2.根据权利要求1所述的无约束张弛型数模转换器，其特征在于，所述电压编码集中电压编码的构建方法包括如下步骤：步骤1、构建种群数量为J的粒子群，每个粒子的位置p
j,1
随机初始化为一维向量，p
j,1
＝(b
j,1
)，位置码元b
j,1
为0或1的随机数；j＝1,2,
…
,J；在[v
min
,v
max
]区间随机初始化每个粒子的速度增量v
j,1
，v
min
,v
max
分别为预设的粒子速度最小值和最大值；初始化迭代次数d＝1；初始化每个粒子的个体最优位置p
j,best
为粒子的初始位置p
j,1
；随机选取一个粒子的位置作为群体最优位置g
best
；步骤2、计算每个粒子的适应度，第j个粒子在第d次迭代的适应度fit
j,d
为：fit
j,d
＝|V
C,j,d
‑
V
C
|；其中V
C
为期望的输出电压；V
C,j,d
为根据第j个粒子在第d次迭代的位置p
j,d
计算得到的输出电压，其中V
C,0
为一阶RC网络中电容的初始电压；p
j,d
＝(b
j,1
,b
j,2
,
…
,b
j,d
)，Q1＝V
DD
(1
‑
σ)，V
DD
表示三态缓冲器输出高电平时的电压；τ为一阶RC网络的时间常数；T为时钟信号CLK的周期；步骤3、更新每个粒子的个体最优位置和粒子群的群体最优位置：遍历粒子群中的每个粒子，如果第j个粒子的个体最优位置p
best,j
对应的适应度fit
j,best
＞fit
j,d
，将第j个粒子的个体最优位置p
j,best
更新为p
j,d
；如果粒子群的群体最优位置g
best
对应的适应度fit
best
＞fit
j,d
，将...

【专利技术属性】
技术研发人员：朱勤华，马国军，李明泽，王璐，吴俊，仲重光，张龙，
申请(专利权)人：江阴捷芯电子科技有限公司，
类型：发明
国别省市：