与时钟同步有关的存储系统技术方案

一种存储系统，包括：存储器控制器和存储器件。存储器控制器通过提供系统时钟信号、数据时钟信号和芯片选择信号而访问存储器件，以及在访问存储器件之后向存储器件提供数据时钟使能信号。存储器件基于系统时钟信号、数据时钟信号和数据时钟使能信号与存储器控制器通信。通信。通信。

【技术实现步骤摘要】
与时钟同步有关的存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2022年2月25日提交的第63/314,128号美国临时申请和于2022年11月22日提交的第10
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2022
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0157256号韩国申请的优先权，其全文通过引用整体并入本文。


[0003]多种实施例总体涉及集成电路技术，并且具体涉及与时钟同步有关的存储器控制器、存储器件和存储系统。

技术介绍

[0004]电子设备包括许多电子元件，而作为电子设备的计算机系统包括均通过半导体配置的许多半导体装置。配置计算机系统的半导体装置可以包括被配置为作为主设备操作的处理器或存储器控制器和被配置为作为从设备操作的存储器件或存储装置。主设备可以向从设备提供命令地址信号。从设备可以基于命令地址信号与主设备执行数据通信。
[0005]为了提高数据通信速度，计算机系统可以使用系统时钟信号和具有比系统时钟信号高的频率的数据时钟信号。主设备可以与具有较低频率的系统时钟信号同步地向从设备提供命令地址信号。主设备和从设备可以与具有较高频率的数据时钟信号同步地提供和接收数据。虽然具有不同的频率，但是系统时钟信号和数据时钟信号需要彼此同步，以便防止半导体装置的故障。

技术实现思路

[0006]在一个实施例中，一种存储系统可以包括存储器控制器和存储器件。所述存储器控制器可以被配置为通过提供系统时钟信号、数据时钟信号和芯片选择信号而执行存储器访问，以及被配置为在所述存储器访问之后提供数据时钟使能信号。所述存储器件可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信。
[0007]在一个实施例中，一种存储系统可以包括存储器控制器、第一存储体和第二存储体。所述存储器控制器可以被配置为提供系统时钟信号、数据时钟信号、第一芯片选择信号、第二芯片选择信号和数据时钟使能信号。所述第一存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信。所述第二存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信。所述存储器控制器可以被配置为在访问所述第一存储体和所述第二存储体中的至少一个之后提供所述数据时钟使能信号。
[0008]在一个实施例中，一种存储系统可以包括存储器控制器、第一存储体、第二存储体、第三存储体和第四存储体。所述存储器控制器可以被配置为提供系统时钟信号、数据时钟信号、第一芯片选择信号、第二芯片选择信号、第一数据时钟使能信号和第二数据时钟使
能信号。所述第一存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述第一数据时钟使能信号与所述存储器控制器通信。所述第二存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述第一数据时钟使能信号与所述存储器控制器通信。所述第三存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述第二数据时钟使能信号与所述存储器控制器通信。所述第四存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述第二数据时钟使能信号与所述存储器控制器通信。
[0009]在一个实施例中，一种存储系统可以包括存储器控制器、第一存储体和第二存储体。所述存储器控制器可以被配置为提供系统时钟信号、数据时钟信号、第一芯片选择信号、第二芯片选择信号、第一数据时钟使能信号和第二数据时钟使能信号。所述第一存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述第一数据时钟使能信号与所述存储器控制器通信。所述第二存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述第二数据时钟使能信号与所述存储器控制器通信。
附图说明
[0010]图1是示出根据一个实施例的存储系统的配置的图。
[0011]图2是示出图1所示的存储系统的操作的时序图。
[0012]图3是示出根据一个实施例的存储系统的配置的图。
[0013]图4是示出图3所示的内部时钟生成电路和同步使能电路的元件以及内部时钟生成电路和同步使能电路之间的连接关系的图。
[0014]图5是示出根据一个实施例的存储系统的操作的时序图。
[0015]图6是示出根据一个实施例的数据时钟使能信号的使能区间(section)的时序图。
[0016]图7是示出根据一个实施例的存储系统的配置的图。
[0017]图8是示出图7所示的存储系统的操作的时序图。
[0018]图9是示出图7所示的第一存储体之中的内部时钟生成电路和同步使能电路的元件以及内部时钟生成电路和同步使能电路之间的连接关系的图。
[0019]图10是示出根据一个实施例的存储系统的操作的时序图。
[0020]图11是示出根据一个实施例的存储系统的操作的时序图。
[0021]图12是示出根据一个实施例的存储系统的配置的图。
[0022]图13是示出根据一个实施例的存储系统的配置的图。
具体实施方式
[0023]图1是示出根据一个实施例的存储系统100的配置的图。参考图1，存储系统100可以包括存储器控制器110、第一存储器件120和第二存储器件130。存储器控制器110可以是主设备，并且可以被配置为向第一存储器件120和第二存储器件130提供多种控制信号，以便访问第一存储器件120和第二存储器件130。存储器控制器110可以被设置在多种主机设备中。例如，存储器控制器110可以被设置在中央处理单元(CPU)、图形处理单元(GPU)、多媒
体处理器(MMP)、数字信号处理器、应用处理器(AP)等中。第一存储器件120和第二存储器件130中的每一个可以是从设备，该从设备被配置为从存储器控制器110接收多种控制信号，并且被配置为当被存储器控制器110访问时执行多种操作。第一存储器件120和第二存储器件130中的每一个可以包括易失性存储器和非易失性存储器之一。易失性存储器可以包括静态随机存取存储器(静态RAM：SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除和可编程ROM(EEPROM)、电可编程ROM(EPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
[0024]第一存储器件120和第二存储器件130中的每一个可以通过多个总线被耦接至存储器控制器110。多个总线中的每一个可以是用于传递信号的信号传输路径、链路或信道。多个总线可以包括系统时钟总线101、数据时钟总线102、命令地址总线103、第一芯片选择总线104、第二芯片选择总线105、第一数据总线106、第二数据本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储系统，包括：存储器控制器，其：通过提供系统时钟信号、数据时钟信号和芯片选择信号而执行存储器访问，以及在所述存储器访问之后提供数据时钟使能信号；以及存储器件，其：基于所述系统时钟信号、所述数据时钟信号、所述芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信。2.根据权利要求1所述的存储系统，其中，所述存储器控制器在所述系统时钟信号和所述数据时钟信号中的每一个均具有低逻辑电平的区间期间使能所述数据时钟使能信号。3.根据权利要求1所述的存储系统，其中，所述存储器控制器：在从所述系统时钟信号转变为低逻辑电平之后经过UI的一半时的时间点到所述系统时钟信号转变为高逻辑电平之后经过所述UI的一半时的时间点的区间期间使能所述数据时钟使能信号，其中UI表示单位间隔，以及其中，一个UI对应于所述数据时钟信号的半周期。4.根据权利要求1所述的存储系统，其中，所述存储器件基于所述数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。5.根据权利要求1所述的存储系统，其中，所述存储器件包括：内部时钟生成电路，其接收所述数据时钟信号以基于所述数据时钟信号生成多个内部时钟信号；以及同步使能电路，其基于所述芯片选择信号和所述数据时钟使能信号而激活所述内部时钟生成电路。6.根据权利要求5所述的存储系统，其中，所述内部时钟生成电路包括：时钟缓冲器，其缓冲所述数据时钟信号；以及时钟分频电路，其将所述时钟缓冲器的输出信号进行分频以生成所述多个内部时钟信号。7.根据权利要求6所述的存储系统，其中，所述同步使能电路包括：缓冲器使能电路，其基于所述芯片选择信号生成第一使能信号；以及时钟使能控制电路，其基于所述数据时钟使能信号生成第二使能信号。8.根据权利要求7所述的存储系统，其中，所述时钟缓冲器基于所述第一使能信号被激活以及所述时钟分频电路基于所述第二使能信号被激活。9.根据权利要求7所述的存储系统，其中，所述时钟缓冲器基于所述第一使能信号部分地被激活以及基于所述第二使能信号完全被激活。10.根据权利要求7所述的存储系统，其中，所述时钟分频电路基于所述第一使能信号部分地被激活以及基于所述第二使能信号完全被激活。11.一种存储系统，包括：存储器控制器，其提供系统时钟信号、数据时钟信号、第一芯片选择信号、第二芯片选择信号和数据时钟使能信号；第一存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信；以及第二存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信，
其中，所述存储器控制器在访问所述第一存储体和所述第二存储体中的至少一个之后提供所述数据时钟使能信号。12.根据权利要求11所述的存储系统，其中，所述存储器控制器在所述系统时钟信号和所述数据时钟信号中的每一个均具有低逻辑电平的区间期间使能所述数据时钟使能信号。13.根据权利要求11所述的存储系统，其中，所述存储器控制器：在从所述系统时钟信号转变为低逻辑电平之后经过UI的一半时的时间点到所述系统时钟信号转变为高逻辑电平之后经过所述UI的一半时的时间点的区间期间使能所述数据时钟使能信号，其中UI表示单位间隔，以及其中，一个UI对应于所述数据时钟信号的半周期。14.根据权利要求11所述的存储系统，其中，所述存储器控制器：在通过提供所述第一芯片选择信号和所述第二芯片选择信号中的一个执行第一访问之后使能所述数据时钟使能信号，以及在通过提供所述第一芯片选择信号和所述第二芯片选择信号中的一个执行第二访问之前或同时而禁止所述数据时钟使能信号。15.根据权利要求11所述的存储系统，其中，在接收所述第一芯片选择信号之后，所述第一存储体基于所述数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。16.根据权利要求11所述的存储系统，其中，在接收所述第二芯片选择信号之后，所述第二存储体基于所述数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。17.根据权利要求11所述的存储系统，其中，所述存储器控制器：在提供所述第一芯片选择信号和所述第二芯片选择信号中的一个之后，控制所述数据时钟使能信号从低逻辑电平转变为高逻辑电平，以及在提供所述第一芯片选择信号和所述第二芯片选择信号中的另一个之后，控制所述数据时钟使能信号从高逻辑电平转变为低逻辑电平。18.根据权利要求17所述的存储系统，其中，所述第一存储体和所述第二存储体中的一个基于所述数据时钟使能信号的上升沿将所述系统时钟信号和所述数据时钟信号彼此同步，以及其中，所述第一存储体和所述第二存储体中的另一个基于所述数据时钟使能信号的下降沿将所述系统时钟信号和所述数据时钟信号彼此同步。19.一种存储系统，包括：存储器控制器，其提供系统时钟信号、数据时钟信号、第一芯片选择信号、第二芯片选择信号、第一数据时钟使能信号和第二数据时钟使能信号；第一存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述第一数据时钟使能信号与所述存储器控制器通信；第二存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述第一数据时钟使能信号与所述存储器控制器通信；第三存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述第二数据时钟使能信号与所述存储器控制器通信；以及
第四存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述第二数据时钟使能信号与所述存储器控制器通信。20.根据权利要求19所述的存储系统，其中，所述存储器控制器：在访问所述第一存储体和所述第二存储体中的至少一个之后提供所述第一数据时钟使能信号，以及在访问所述第三存储体和所述第四存储体中的至少一个之后提供所述第二数据时钟使能信号。21.根据权利要求19所述的存储系统，其中，所述存储器控制器在所述系统时钟信号和所述数据时钟信号中的每一个均具有低逻辑电平的区间期间使能所述第一数据时钟使能信号和所述第二数据时钟使能信号。22.根据权利要求19所述的存储系统，其中，所述存储器控制器：在从所述系统时钟信号转变为低...

【专利技术属性】
技术研发人员：黄奎栋，尹相植，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：