内侧墙沟槽的制备方法、内侧墙、电子设备及制备方法技术

本发明专利技术提供了一种内侧墙沟槽的制备方法，包括：提供一待刻蚀对象；待刻蚀对象包括：衬底以及形成于衬底上的沿远离衬底方向上间隔堆叠的若干沟道层与若干牺牲层；对待刻蚀对象沿第一方向进行刻蚀，直至衬底的表层，以形成源漏空腔；同时对待刻蚀对象中的牺牲层沿第二方向进行刻蚀，以形成内侧墙空腔；其中，第一方向表征了若干沟道层与若干牺牲层堆叠的方向；第二方向垂直于第一方向；其中，对牺牲层沿第二方向进行刻蚀时，刻蚀速率为：0.05nm/s

【技术实现步骤摘要】
内侧墙沟槽的制备方法、内侧墙、电子设备及制备方法


[0001]本专利技术涉及半导体器件领域，尤其涉及一种内侧墙沟槽的制备方法、内侧墙、电子设备及制备方法。

技术介绍

[0002]随着摩尔定律中MOS晶体管栅长持续减小，FinFET器件已无法提供所需的栅控能力来支持寄生沟道的关断，鳍(Fin)不断增大的高宽比也会引起窄Fin的变形、坍塌及量子限制效应带来的性能退化。发展到3nm及以下的工艺节点时，纳米片(Nanosheet)环栅晶体管(GAAFET)被认为是FinFET最有前途的替代者并受到极大关注。
[0003]而内侧墙(Inner spacer)是NSFET独特的结构特征，有利于减小寄生电容提高器件性能，并且能在沟道形成工艺中起阻挡作用，防止在刻蚀SiGe牺牲层时对源漏外延的SiGe造成损伤。原有的工艺流程中需要在完成源漏的纵向刻蚀后，对SiGe牺牲层进行高选择比的横向刻蚀形成沟槽，之后进行low K材料的沉积对沟槽进行填充，最后对沉积薄膜进行回刻至与沟道部分的Si纳米片在同一垂直面。
[0004]但是，一方面，分别针对源漏空腔及内侧墙沟槽的多步刻蚀带来对沟道Si体的额外损耗；另一方面，内侧墙沟槽的横向刻蚀深度较浅，所需较少的刻蚀量较难把控；另外，源漏凹槽刻蚀可能带来SiGe损耗，影响后续内侧墙空腔的刻蚀深度把控；因而，研发一种更先进的内侧墙的制备方法，成为本领域技术人员亟待要解决的技术重点。

技术实现思路

[0005]本专利技术提供一种内侧墙沟槽的制备方法、内侧墙、电子设备及制备方法，以解决沟道层过久暴露在刻蚀环境中造成刻蚀损伤的问题。
[0006]根据本专利技术的第一方面，提供了一种内侧墙沟槽的制备方法，包括：
[0007]提供一待刻蚀对象；所述待刻蚀对象包括：衬底以及形成于所述衬底上的沿远离所述衬底方向上间隔堆叠的若干沟道层与若干牺牲层；
[0008]对所述待刻蚀对象沿第一方向进行刻蚀，直至所述衬底的表层，以形成源漏空腔；同时对所述待刻蚀对象中的所述牺牲层沿第二方向进行刻蚀，以形成内侧墙空腔；其中，所述第一方向表征了若干所述沟道层与若干所述牺牲层堆叠的方向；所述第二方向垂直于所述第一方向；
[0009]其中，对所述牺牲层沿所述第二方向进行刻蚀时，刻蚀速率为：0.05nm/s
‑
0.3nm/s。
[0010]可选的，包括：对所述待刻蚀对象进行刻蚀时采用的刻蚀方式为：电感耦合等离子体刻蚀法。
[0011]可选的，通过调整所述电感耦合等离子体刻蚀法中的刻蚀参数，以对所述待刻蚀对象沿所述第一方向进行刻蚀，形成所述源漏空腔，同时对所述待刻蚀对象中的所述牺牲层沿所述第二方向进行刻蚀，形成所述内侧墙空腔；
[0012]且通过调整所述电感耦合等离子体刻蚀法中的所述刻蚀参数，以对所述牺牲层沿所述第二方向进行刻蚀时的所述刻蚀速率进行控制。
[0013]可选的，调整所述电感耦合等离子体刻蚀法中的所述刻蚀参数：CF4/O2气体的流量与配比、腔室的压强、等离子源功率以及偏置功率，以同时形成源漏空腔与内侧墙空腔，并对所述牺牲层沿所述第二方向进行刻蚀时的所述刻蚀速率进行控制。
[0014]可选的，在以下参考范围内分别调整各所述刻蚀参数，具体包括：
[0015]所述CF4/O2气体的流量与配比为：50:5sccm
‑
50:45sccm；所述腔室的压强为10mTorr
‑
3.5mTorr；所述等离子源的功率为200W；所述偏置功率为：150W
‑
200W。
[0016]根据本专利技术的第二方面，提供了一种内侧墙，根据本专利技术第一方面的任一项所述的内侧墙沟槽的制备方法制备而成。
[0017]根据本专利技术的第三方面，提供了一种电子设备的制备方法，包括本专利技术第一方面的任一项所述的内侧墙沟槽的制备方法。
[0018]根据本专利技术的第四方面，提供了一种电子设备，根据本专利技术第三方面所述的电子设备的制备方法制备而成。
[0019]本专利技术提供的内侧墙沟槽的制备方法，通过沿第一方向对待刻蚀对象进行刻蚀直至衬底的表层，以形成源漏空腔，并同时对待刻蚀对象中的牺牲层沿第二方向进行刻蚀，以形成内侧墙空腔；且对所述牺牲层沿所述第二方向进行刻蚀时，刻蚀速率为：0.05nm/s
‑
0.3nm/s。由于本专利技术提供的技术方案将传统的两步刻蚀结合在一起，一方面，减少了刻蚀时间，避免了沟道层过久暴露在刻蚀环境中造成刻蚀损伤的问题，进而实现了器件电学性能的提升，同时避免了对后续的源漏SiGe外延工艺可能造成的不利影响。
[0020]另一方面，传统的两步刻蚀工艺中，在源漏空腔的刻蚀过程中往往会带来牺牲层的损耗，因而第一步刻蚀工艺造成的牺牲层的损耗会影响后续对内侧墙凹槽的刻蚀量的评估，而设置对牺牲层几乎无损的工艺配方也会为工艺调控带来难度。本专利技术提供的将两步工艺结合到一步刻蚀的方式，自然而然地避免了这一问题。
[0021]更进一步地，刻蚀内侧墙空腔时，将刻蚀速率控制在0.05nm/s
‑
0.3nm/s之间，由于横向刻蚀速率相比于现有的刻蚀速率大大减小，刻蚀量较容易把控，可以满足所需较少的刻蚀量的要求，因而，避免了过多的刻蚀量会造成有效栅长的缩减的问题，使器件驱动性能与设计相匹配；同时还避免了沟槽刻蚀量较少造成的内侧墙隔离作用降低的问题，进而避免了后续沟道形成工艺中源漏可能受到损伤。
附图说明
[0022]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0023]图1是本专利技术一实施例提供的一种内侧墙沟槽的制备方法的流程示意图；
[0024]图2是本专利技术一实施例提供的根据内侧墙沟槽的制备方法制作的不同工艺阶段的器件结构示意图一；
[0025]图3是本专利技术一实施例提供的根据内侧墙沟槽的制备方法制作的不同工艺阶段的
器件结构示意图二；
[0026]图4是本专利技术一实施例提供的根据内侧墙沟槽的制备方法制作的不同工艺阶段的器件结构示意图三；
[0027]图5是本专利技术一具体实施例提供的根据内侧墙沟槽的制备方法制作且去除表面光刻胶后的刻蚀形貌SEM图；
[0028]图6是本专利技术另一具体实施例提供的根据内侧墙沟槽的制备方法制作且去除表面光刻胶后的刻蚀形貌SEM图；
[0029]附图标记说明：
[0030]101
‑
衬底；
[0031]102
‑
牺牲层；
[0032]103
‑
沟道层；
[0033]104
‑
间隔层；
[0034]105
‑
假栅。
具体实施方式
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种内侧墙沟槽的制备方法，其特征在于，包括：提供一待刻蚀对象；所述待刻蚀对象包括：衬底以及形成于所述衬底上的沿远离所述衬底方向上间隔堆叠的若干沟道层与若干牺牲层；对所述待刻蚀对象沿第一方向进行刻蚀，直至所述衬底的表层，以形成源漏空腔；同时对所述待刻蚀对象中的所述牺牲层沿第二方向进行刻蚀，以形成内侧墙空腔；其中，所述第一方向表征了若干所述沟道层与若干所述牺牲层堆叠的方向；所述第二方向垂直于所述第一方向；其中，对所述牺牲层沿所述第二方向进行刻蚀时，刻蚀速率为：0.05nm/s
‑
0.3nm/s。2.根据权利要求1所述的内侧墙沟槽的制备方法，其特征在于，包括：对所述待刻蚀对象进行刻蚀时采用的刻蚀方式为：电感耦合等离子体刻蚀法。3.根据权利要求2所述的内侧墙沟槽的制备方法，其特征在于，通过调整所述电感耦合等离子体刻蚀法中的刻蚀参数，以对所述待刻蚀对象沿所述第一方向进行刻蚀，形成所述源漏空腔，同时对所述待刻蚀对象中的所述牺牲层沿所述第二方向进行刻蚀，形成所述内侧墙空腔；且通过调整所述电感耦合等离子体刻蚀法中的所述刻蚀参数，以对所述牺牲层沿所述第二方向进行刻蚀时的所...

【专利技术属性】
技术研发人员：钱乐雯，孙新，刘桃，汪大伟，杨静雯，陈鲲，徐敏，吴春蕾，王晨，徐赛生，张卫，
申请(专利权)人：上海集成电路制造创新中心有限公司，
类型：发明
国别省市：