半导体器件和包括该半导体器件的电子系统技术方案

公开了一种半导体器件，包括：栅极堆叠结构，包括交替地堆叠的绝缘图案和导电图案；存储沟道结构，延伸穿过栅极堆叠结构；以及位线焊盘，在存储沟道结构上，其中，存储沟道结构包括可变电阻层、围绕可变电阻层的沟道层和围绕沟道层的沟道绝缘层，并且位线焊盘的底表面接触可变电阻层的顶表面、沟道层的顶表面和沟道绝缘层的顶表面。绝缘层的顶表面。绝缘层的顶表面。

【技术实现步骤摘要】
半导体器件和包括该半导体器件的电子系统
[0001]相关申请的交叉引用
[0002]本申请要求于2022年2月23日在韩国知识产权局递交的韩国专利申请No.10
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2022
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0023612的优先权，其全部公开内容通过引用合并于此。


[0003]实施例涉及包括位线焊盘的半导体器件、半导体器件的制造方法及包括半导体器件的电子系统。

技术介绍

[0004]在用于数据的存储的电子系统中，可以使用能够存储大量数据的半导体器件。相应地，已经考虑了能够增加半导体器件的数据存储容量的方案。

技术实现思路

[0005]实施例可以通过提供一种半导体器件来实现，该半导体器件包括：栅极堆叠结构，包括交替地堆叠的绝缘图案和导电图案；存储沟道结构，延伸穿过栅极堆叠结构；以及位线焊盘，在存储沟道结构上，其中，存储沟道结构包括可变电阻层、围绕可变电阻层的沟道层和围绕沟道层的沟道绝缘层，并且位线焊盘的底表面接触可变电阻层的顶表面、沟道层的顶表面和沟道绝缘层的顶表面。
[0006]实施例可以通过提供一种半导体器件来实现，该半导体器件包括：栅极堆叠结构，包括交替地堆叠的绝缘图案和导电图案；存储沟道结构，延伸穿过栅极堆叠结构；以及位线焊盘，在存储沟道结构上，其中，存储沟道结构包括可变电阻层、围绕可变电阻层的沟道层和围绕沟道层的沟道绝缘层，绝缘图案包括在栅极堆叠结构的最上部处的最上绝缘图案，并且沟道绝缘层具有与最上绝缘图案的顶表面共面的第一表面、以及与位线焊盘的侧壁共面的第二表面。
[0007]实施例可以通过提供一种电子系统来实现，该电子系统包括：主衬底；在主衬底上的半导体器件；以及主衬底上电连接到半导体器件的控制器，其中，半导体器件包括：栅极堆叠结构，包括交替地堆叠的绝缘图案和导电图案；存储沟道结构，延伸穿过栅极堆叠结构；以及位线焊盘，在存储沟道结构上，存储沟道结构包括可变电阻层、围绕可变电阻层的沟道层和围绕沟道层的沟道绝缘层，绝缘图案包括在栅极堆叠结构的最上部处的最上绝缘图案，并且可变电阻层的顶表面的高度、沟道层的顶表面的高度和沟道绝缘层的顶表面的高度均高于最上绝缘图案的顶表面的高度。
[0008]实施例可以通过提供一种用于制造半导体器件的方法来实现，该方法包括：形成包括交替地堆叠的绝缘图案和牺牲图案的栅极堆叠结构；形成由栅堆叠结构围绕的存储沟道结构；形成焊盘材料层，使得焊盘材料层在比栅极堆叠结构的顶表面和存储沟道结构的顶表面高的高度处；图案化焊盘材料层以形成位线焊盘；以及用导电图案代替牺牲图案。
附图说明
[0009]通过参考附图详细描述示例性实施例，特征对于本领域技术人员将是显而易见的，在附图中：
[0010]图1是示意性地示出了根据本公开的一些示例性实施例的包括半导体器件的电子系统的图。
[0011]图2是示意性地示出了根据本公开的一些示例性实施例的包括半导体器件的电子系统的透视图。
[0012]图3和图4是示意性地示出了根据本公开的一些示例性实施例的半导体封装的截面图。
[0013]图5A是根据本公开的一些示例性实施例的半导体器件的截面图。图5B是图5A的区域A的放大图。
[0014]图6A、图6B、图6C、图6D、图6E和图6F是示出了根据本公开的一些示例性实施例的半导体器件制造方法中的阶段的截面图。
[0015]图7是根据本公开的一些示例性实施例的半导体器件的截面图。
[0016]图8是根据本公开的一些示例性实施例的半导体器件的截面图。
[0017]图9是根据本公开的一些示例性实施例的半导体器件的截面图。
具体实施方式
[0018]图1是示意性地示出了根据本公开的一些示例性实施例的包括半导体器件的电子系统的图。
[0019]参考图1，根据本公开的一些示例性实施例的电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个半导体器件1100或多个半导体器件1100的存储设备，或包括存储设备的电子设备。在实现方式中，电子系统1000可以是包括一个半导体器件1100或多个半导体器件1100的固态驱动(SSD)设备、通用串行总线(USB)拇指驱动器、计算系统、医疗设备或通信设备。
[0020]半导体器件1100可以是非易失性存储器件。在实现方式中，半导体器件1100可以是稍后将参考图5A和图5B描述的NAND闪存器件。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在实现方式中，第一结构1100F可以在第二结构1100S的一侧处。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括以下项的存储单元结构：位线BL、公共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2、以及在位线BL和公共源极线CSL之间的存储单元串CSTR。
[0021]在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据实施例而不同地变化。
[0022]在实现方式中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以分别是存储单元晶体管MCT的栅电极。栅极上线UL1和UL2可以分别是上晶体管UT1
和UT2的栅电极。
[0023]公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL、以及第一栅极上线UL1和第二栅极上线UL2可以经由从第一结构1100F的内部延伸到第二结构1100S的第一连接布线1115电连接到解码器电路1110。位线BL可以经由从第一结构1100F的内部延伸到第二结构1100S的第二连接线1125电连接到页缓冲器1120。
[0024]在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT中的至少一个存储单元晶体管MCT的选择存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以经由从第一结构1100F的内部延伸到第二结构11 00S的输入/输出连接布线1135电连接到逻辑电路1130。
[0025]控制器1200可以包括处理器1210、NAND控制器1 220和主机接口1230。在实现方式中，电子系统1000可以包括多个半导体器件1100。在这种情况下，控制器1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：栅极堆叠结构，包括交替地堆叠的绝缘图案和导电图案；存储沟道结构，延伸穿过所述栅极堆叠结构；以及位线焊盘，在所述存储沟道结构上，其中，所述存储沟道结构包括可变电阻层、围绕所述可变电阻层的沟道层和围绕所述沟道层的沟道绝缘层，并且所述位线焊盘的底表面接触所述可变电阻层的顶表面、所述沟道层的顶表面和所述沟道绝缘层的顶表面。2.根据权利要求1所述的半导体器件，其中，所述可变电阻层包括过渡金属氧化物。3.根据权利要求2所述的半导体器件，其中，所述可变电阻层包括氧化锆、氧化铪、氧化铝、氧化镍、氧化铜、氧化钼、氧化钽、氧化钛或氧化钨。4.根据权利要求1所述的半导体器件，其中，所述位线焊盘的最大宽度小于所述存储沟道结构的最大宽度。5.根据权利要求1所述的半导体器件，其中，所述位线焊盘的最大宽度大于所述存储沟道结构的最大宽度。6.根据权利要求5所述的半导体器件，其中，所述绝缘图案包括在所述栅极堆叠结构的最上部处的最上绝缘图案；并且所述最上绝缘图案具有与所述位线焊盘的侧壁共面的表面。7.根据权利要求1所述的半导体器件，其中，所述沟道绝缘层具有接触所述导电图案和所述绝缘图案的侧壁、以及将所述沟道绝缘层的所述侧壁和所述顶表面互连的表面；并且所述沟道绝缘层的所述表面与所述位线焊盘的侧壁共面。8.一种半导体器件，包括：栅极堆叠结构，包括交替地堆叠的绝缘图案和导电图案；存储沟道结构，延伸穿过所述栅极堆叠结构；以及位线焊盘，在所述存储沟道结构上，其中，所述存储沟道结构包括可变电阻层、围绕所述可变电阻层的沟道层和围绕所述沟道层的沟道绝缘层，所述绝缘图案包括在所述栅极堆叠结构的最上部处的最上绝缘图案；并且所述沟道绝缘层具有：第一表面，与所述最上绝缘图案的顶表面共面，以及第二表面，与所述位线焊盘的侧壁共面。9.根据权利要求8所述的半导体器件，其中，所述沟道绝缘层的所述第一表面和所述第二表面将所述沟道绝缘层的顶表面和侧壁互连。10.根据权利要求9所述的半导体器件，其中，所述沟道绝缘层的所述第一表面和所述第二表面互连并彼此相交。11.根据权利...

【专利技术属性】
技术研发人员：禹明勋，姜周宪，朴玄睦，禹钟昊，卢寿星，卢英智，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：