一种异质集成型阻变存储器及其制备方法技术

本发明专利技术涉及一种异质集成型阻变存储器及其制备方法，包括：衬底层、粘附层、底电极层、介质层、第一阻变介质层、第二阻变介质层、第一顶电极层、第二顶电极层、第一保护层、第二保护层，其中，衬底层、粘附层、底电极层依次层叠；介质层和第一阻变介质层均位于底电极层上且露出部分底电极层，且介质层的侧面和第一阻变介质层的侧面相接触，第一阻变介质层的厚度小于介质层的厚度；第一顶电极层和第一保护层层叠于第一阻变介质层上；第二阻变介质层位于介质层上且露出部分介质层；第二顶电极层和第二保护层层叠于第二阻变介质层上。该存储器的集成方式将减小集成电路的尺寸并提高集成密度，促进器件小型化的发展。进器件小型化的发展。进器件小型化的发展。

【技术实现步骤摘要】
一种异质集成型阻变存储器及其制备方法


[0001]本专利技术属于半导体
，具体涉及一种异质集成型阻变存储器及其制备方法。

技术介绍

[0002]阻变存储器(RRAM)通常为导体/绝缘体/导体的三明治结构，是一种在外加电场作用下，可以在不同阻态之间实现可逆转换的非易失性存储器。作为一种新兴存储器，具有存储密度高，功耗低，循环稳定性好，读写速度快，数据保持时间长等特点。
[0003]根据电阻状态的变化是离散的还是连续的，阻变存储器可以分为数字型和模拟型。具有突变电阻特性的数字忆阻器由于其存储密度高、读写速度快、功耗低，可广泛应用于信息存储领域。模拟型阻变存储器具有渐进电阻切换行为，可用于图像处理和神经网络。对于同时具有数字和模拟阻变功能的集成电路，制备数模共存型的阻变存储器将简化工艺复杂度，提高集成密度。
[0004]现有的数模共存型阻变存储器通常是在不同的测试条件下表现出不同的阻变行为(如低压下为模拟型，高压下为数字型)或拥有不同的结构(如增加一层保温层后，器件的特性由数字型转换为模拟型)；且现有的数模共存型阻变存储器以氧化物居多。现有的数模共存型阻变存储器存在集成密度大、器件尺寸大且氧化物存储器稳定性差的缺陷。

技术实现思路

[0005]为了解决现有技术中存在的上述问题，本专利技术提供了一种异质集成型阻变存储器及其制备方法。本专利技术要解决的技术问题通过以下技术方案实现：
[0006]本专利技术实施例提供了一种异质集成型阻变存储器，包括：衬底层、粘附层、底电极层、介质层、第一阻变介质层、第二阻变介质层、第一顶电极层、第二顶电极层、第一保护层、第二保护层，其中，
[0007]所述衬底层、所述粘附层、所述底电极层依次层叠；
[0008]所述介质层和所述第一阻变介质层均位于所述底电极层上且露出部分所述底电极层，且所述介质层的侧面和所述第一阻变介质层的侧面相接触，所述第一阻变介质层的厚度小于所述介质层的厚度；
[0009]所述第一顶电极层和所述第一保护层层叠于所述第一阻变介质层上；
[0010]所述第二阻变介质层位于所述介质层上且露出部分所述介质层；所述第二顶电极层和所述第二保护层层叠于所述第二阻变介质层上。
[0011]在本专利技术的一个实施例中，所述粘附层的材料包括Ti、Cr中的一种或多种，厚度为10
‑
30nm。
[0012]在本专利技术的一个实施例中，所述底电极层的材料包括第一惰性金属，所述底电极层的厚度为80～120nm；所述第一惰性金属包括Pt、Au、W中的一种或多种；
[0013]所述介质层的材料包括TiN，厚度为40
‑
60nm。
[0014]在本专利技术的一个实施例中，沿第一方向，所述介质层的长度等于所述底电极层的长度，所述第一阻变介质层的长度小于所述底电极层的长度。
[0015]在本专利技术的一个实施例中，沿第二方向，所述介质层的宽度与所述第一阻变介质层的宽度之和等于所述底电极层的宽度。
[0016]在本专利技术的一个实施例中，沿第一方向，所述第二阻变介质层的长度小于所述介质层的长度。
[0017]在本专利技术的一个实施例中，所述第一阻变介质层和所述第二阻变介质层的材料均包括SiN
x
，厚度均为10
‑
12nm。
[0018]在本专利技术的一个实施例中，所述第一顶电极层和第二顶电极层的材料均包括可吸附氮元素的材料，厚度均为100nm～150nm，直径均为100
‑
300nm；
[0019]所述可吸附氮元素的材料包括Ta、Ti中的一种或多种。
[0020]在本专利技术的一个实施例中，所述第一保护层和所述第二保护层的材料均包括第二惰性金属，厚度均为50nm～100nm；
[0021]所述第二惰性金属包括Ru、Pt中的一种或多种。
[0022]本专利技术的另一实施例提供了一种异质集成型阻变存储器的制备方法，包括步骤：
[0023]在衬底层上依次制备粘附层、底电极层；
[0024]在所述底电极层上制备介质层，使得部分所述底电极层露出；
[0025]在露出的底电极层上制备第一阻变介质层，使得所述第一阻变介质层的侧面与所述介质层的侧面相接触，且所述第一阻变介质层的厚度小于所述介质层的厚度；并在所述介质层上制备第二阻变介质层，使得部分所述介质层露出；
[0026]在所述第一阻变介质层上制备第一顶电极层，并在所述第二阻变介质层上制备第二顶电极层；
[0027]在所述第一顶电极层上制备第一保护层，并在所述第二顶电极层上制备第二保护层。
[0028]与现有技术相比，本专利技术的有益效果：
[0029]本专利技术的阻变存储器中，当底面电极接底电极层，顶面电极接第一保护层时，阻变存储器为数字型阻变存储器；当底面电极接介质层，顶面电极接第二保护层时，阻变存储器为模拟型阻变存储器；当底面电极接底电极层，顶面电极接第二保护层时，具有数模共存的行为，未施加大的成型电压前，器件表现为模拟型阻变行为，施加大的成型电压后，器件的阻变行为转化为模拟型；因此，本专利技术将不同结构的数字型与模拟型阻变存储器集成在一起，器件的数字型阻变行为归因于第一阻变介质层和第二阻变介质层中导电细丝的形成与断裂，而模拟型阻变行为归因于第二顶电极层和介质层的界面处肖特基势垒的变化，这种集成方式将减小集成电路的尺寸并提高集成密度，促进器件小型化的发展；同时将相似结构的氮化物基阻变存储器集成在一起，相比于氧化物阻变存储器，提高了阻变存储器的稳定性。
附图说明
[0030]图1为本专利技术实施例提供的一种异质集成型阻变存储器的结构示意图；
[0031]图2为本专利技术实施例提供的异质集成型阻变存储器的制备方法流程示意图；
[0032]图3a
‑
图3g为本专利技术实施例提供的异质集成型阻变存储器的制备方法过程示意图；
[0033]图4a
‑
图4d为本专利技术实施例提供的电学测试结果示意图。
具体实施方式
[0034]下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。
[0035]实施例一
[0036]请参见图1，图1为本专利技术实施例提供的一种异质集成型阻变存储器的结构示意图。该异质集成型阻变存储器包括衬底层1、粘附层2、底电极层3、介质层4、第一阻变介质层5、第二阻变介质层6、第一顶电极层7、第二顶电极层8、第一保护层9、第二保护层10。
[0037]其中，衬底层1、粘附层2、底电极层3依次层叠。介质层4和第一阻变介质层5均位于底电极层3上且露出部分底电极层3，且介质层4的侧面和第一阻变介质层5的侧面相接触，第一阻变介质层5的厚度小于介质层4的厚度。第一顶电极层7和第一保护层9层叠于第一阻变介质层5上。第二阻变介质层6位于介质层4上且露出部分介质层4。第二顶电极层8和第二保护层10层叠于第二阻变介质层6上。
[0038]具体的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种异质集成型阻变存储器，其特征在于，包括：衬底层(1)、粘附层(2)、底电极层(3)、介质层(4)、第一阻变介质层(5)、第二阻变介质层(6)、第一顶电极层(7)、第二顶电极层(8)、第一保护层(9)、第二保护层(10)，其中，所述衬底层(1)、所述粘附层(2)、所述底电极层(3)依次层叠；所述介质层(4)和所述第一阻变介质层(5)均位于所述底电极层(3)上且露出部分所述底电极层(3)，且所述介质层(4)的侧面和所述第一阻变介质层(5)的侧面相接触，所述第一阻变介质层(5)的厚度小于所述介质层(4)的厚度；所述第一顶电极层(7)和所述第一保护层(9)层叠于所述第一阻变介质层(5)上；所述第二阻变介质层(6)位于所述介质层(4)上且露出部分所述介质层(4)；所述第二顶电极层(8)和所述第二保护层(10)层叠于所述第二阻变介质层(6)上。2.根据权利要求1所述的异质集成型阻变存储器，其特征在于，所述粘附层(2)的材料包括Ti、Cr中的一种或多种，厚度为10
‑
30nm。3.根据权利要求1所述的异质集成型阻变存储器，其特征在于，所述底电极层(3)的材料包括第一惰性金属，所述底电极层(3)的厚度为80～120nm；所述第一惰性金属包括Pt、Au、W中的一种或多种；所述介质层(4)的材料包括TiN，厚度为40
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60nm。4.根据权利要求1所述的异质集成型阻变存储器，其特征在于，沿第一方向，所述介质层(4)的长度等于所述底电极层(3)的长度，所述第一阻变介质层(5)的长度小于所述底电极层(3)的长度。5.根据权利要求1所述的异质集成型阻变存储器，其特征在于，沿第二方向，所述介质层(4)的宽度与所述第一阻变介质层(5)的宽度之和等于所述底电...

【专利技术属性】
技术研发人员：高海霞，朱世龙，段毅伟，白奕凡，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：