动态随机存取存储器阵列电路制造技术

本公开提供了一种动态随机存取存储器(DRAM)阵列电路。根据本公开的DRAM阵列电路包括N行M列动态随机存取存储器单元电路，M和N是大于零的自然数，其中动态随机存取存储器单元电路中的每一个包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；和存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到读取字线，并且其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM阵列电路可以延长数据存储时间，进而减少由于刷新操作而中断的频率，降低整体电路的功耗。降低整体电路的功耗。降低整体电路的功耗。

【技术实现步骤摘要】
动态随机存取存储器阵列电路


[0001]本公开涉及半导体技术的领域，具体地，本公开涉及一种动态随机存取存储器阵列电路。

技术介绍

[0002]从二十世纪七十年代英特尔公司(Intel Corporation)专利技术动态随机存取存储器(Dynamic Random Access Memory，DRAM)以来，DRAM被广泛应用于各类计算或控制电子电路系统中。随着半导体制造工艺的发展，DRAM的制造从使用逻辑工艺逐渐演变为使用专用DRAM制造工艺，这使得DRAM脱离逻辑芯片，成为片外存储器。
[0003]DRAM单元电路通常由一个晶体管和一个电容器构成(1T1C结构)，具有存储密度高的优点。然而，与其他片外存储器相似，该DRAM单元电路具有带宽有限、能耗高的缺点。因此，目前的片上存储器主要采用静态随机存取存储器(Static Random Access Memory，SRAM)。单口SRAM单元电路由六个晶体管构成，具有高速、稳定的优点，然而也具有面积和功耗较大的缺点。
[0004]针对片外DRAM和片上SRAM的缺点，现有技术中提出了嵌入式动态随机存储器(embedded Dynamic Random Access Memory，eDRAM)。相比于片外DRAM，eDRAM能够片上实现并且具有带宽高的优点，并且相比片上SRAM，eDRAM具有面积小、功耗低的优点。eDRAM已应用于译码器、数字神经网络加速器、模拟神经网络加速器等芯片中。
[0005]DRAM作为动态随机存取存储器，依靠电容来存储数据，由于晶体管的漏电，存储在电容中的数据会随着时间推移而逐渐消失，所以必须在数据不能被读取电路正确读取之前对数据进行刷新操作。然而，刷新操作会带来额外的功耗以及中断系统运行等问题。特别是随着半导体工艺尺度的缩小，DRAM中存储数据的存储节点，即晶体管的栅电容也随之缩小，能够存储的电荷也相应减少。此外，工艺尺度缩小还使得电源电压VDD减小，用于表示数据0和数据1的电压之间的电压差(以下称为0/1数据电压差)也相应减小。此外，工艺尺度缩小还使得晶体管的漏电变大。综上所述，随着工艺尺度的缩小，DRAM存储节点存储的0/1数据电压差减小，漏电速度快，数据保持时间变短，刷新操作带来的高功耗、对系统操作的频繁中断等问题也逐渐凸显。
[0006]在本
技术介绍
部分中公开的以上信息仅用于理解本专利技术构思的背景，并且因此它可能包含不构成现有技术的信息。

技术实现思路

[0007]为了解决现有技术中存在的以上问题，本公开提出了一种新型的动态随机存取存储器阵列电路。
[0008]根据本公开的一个方面，提供了一种动态随机存取存储器阵列电路，包括N行M列动态随机存取存储器单元电路，其中，M和N是大于零的自然数，其中，动态随机存取存储器单元电路中的每一个包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写
入位线，并且其第二源/漏极连接到存储节点；以及存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到读取字线，并且其第二源/漏极连接到读取位线，其中，在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。
[0009]根据本公开的另一方面，提供了一种用在根据本公开的上述方面的动态随机存取存储器阵列电路的写入操作中的行驱动方法，包括：根据行地址来逐行驱动所述动态随机存取存储器阵列电路中包括的各行动态随机存取存储器单元电路。
[0010]根据本公开的动态随机存取存储器阵列电路通过在写入字线上使用多级电压进行操作，解决了由于写入晶体管存在的阈值电压以及写入晶体管的栅源耦合电容导致的存储节点数据写入不完全，0/1数据电压差较小的问题。因此，根据本公开的动态随机存取存储器阵列电路延长了数据存储时间，降低了由于刷新操作而中断的频率，从而降低了功耗。
[0011]然而，本公开的效果不限于上述效果，并且可以在不脱离本公开的精神和范围的情况下进行各种扩展应当理解，前面的一般描述和下面的详细描述都是示例性和解释性的，并且旨在提供对要求保护的本公开的进一步说明。
附图说明
[0012]包括附图以提供对本公开的进一步理解，并且并入本说明书中并构成本说明书的一部分的附图示出了本公开的示例性实施方式，并且与说明书一起用于解释本专利技术构思。
[0013]图1是示出根据现有技术的动态随机存取存储器(DRAM)单元电路的配置的电路图。
[0014]图2是示出图1所示的DRAM单元电路的写入方法的信号时序图。
[0015]图3是示出根据本公开的一个实施方式的DRAM单元电路的配置的电路图。
[0016]图4是示出图3所示的DRAM单元电路的示例性写入方法的信号时序图。
[0017]图5是示出图3所示的DRAM单元电路的另一示例性写入方法的信号时序图。
[0018]图6是示出包括图3所示的DRAM单元电路的示例性DRAM阵列电路的配置的电路图。
[0019]图7是示出图6所示的DRAM阵列电路的写入操作中的示例性行驱动方法的示意图。
[0020]图8是示出根据本公开的另一实施方式的DRAM单元电路的配置的电路图。
[0021]图9是示出图8所示的DRAM单元电路的示例性写入方法的信号时序图。
[0022]图10是示出图8所示的DRAM单元电路的另一示例性写入方法的信号时序图。
[0023]图11是示出包括图8所示的DRAM单元电路的示例性DRAM阵列电路的配置的电路图。
[0024]图12是示出图11所示的DRAM阵列电路的写入操作中的示例性行驱动方法的示意图。
具体实施方式
[0025]在以下描述中，出于说明的目的，阐述了许多具体细节以便提供对本公开的各示例性实施方式或实现方案的透彻理解。如本文所使用的，“实施方式”和“实现方案”是可互换使用的，是采用本文所公开的一个或更多个专利技术构思的装置或方法的非限制性示例。然而，显而易见的是，可以在没有这些具体细节或具有一个或更多个等同布置的情况下实施各示例性实施方式。此外，各示例性实施方式可以是不同的，但是不必是排他的。例如，在不
脱离本专利技术构思的情况下，可以在一些示例性实施方式中使用或实现其他示例性实施方式的特定特征。
[0026]除非另有说明，否则所描述的示例性实施方式应被理解为提供可以在实践中实现本专利技术构思的一些方式的变化细节的示例性特征。因此，除非另有说明，否则可以在不背离本专利技术构思的情况下，将各实施方式的特征、部件、模块、区域和/或方面等(下文中单独地或共同地称为“要素”)另外进行组合、分离、互换和/或重新配置。
[0027]出于本公开的目的，“X、Y和Z中的至少一个”和“选自由X，Y和Z组成的组中的至少一个”可以被解释为仅X、仅Y、仅Z、或X、Y和Z中的两个或更多个的任意组合，诸如例如XYZ、XYY、YZ和ZZ。如本文所使用的，术语“和/或”包括一个或更多个相关联的所列项目的任何和所有组合。
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【技术保护点】

【技术特征摘要】
1.一种动态随机存取存储器阵列电路，包括N行M列动态随机存取存储器单元电路，其中，M和N是大于零的自然数，其中，所述动态随机存取存储器单元电路中的每一个包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；以及存储晶体管，其栅极连接到所述存储节点，其第一源/漏极连接到读取字线，并且其第二源/漏极连接到读取位线，其中，在写入操作中，所述写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。2.根据权利要求1所述的动态随机存取存储器阵列电路，其中，在写入操作中，所述写入字线在所述第一电压、所述第二电压以及所述第一电压和所述第二电压之间的第三电压操作。3.根据权利要求1或2所述的动态随机存取存储器阵列电路，其中，在所述动态随机存取存储器单元电路中的每一个中，所述写入晶体管是P型晶体管，并且所述存储晶体管是N型晶体管。4.根据权利要求3所述的动态随机存取存储器阵列电路，其中，所述第一电压低于所述写入晶体管的阈值电压并且高于所述写入晶体管的阈值电压的两倍，以及其中，所述第二电压低于或等于所述电源电压的两倍。5.根据权利要求3所述的动态随机存取存...

【专利技术属性】
技术研发人员：潘立阳，谢翔，黄焘，
申请(专利权)人：清华大学，
类型：发明
国别省市：