基于ATE设备的外部校准装置及多路时钟源对齐方法制造方法及图纸

一种基于ATE设备的外部校准装置及多路时钟源对齐方法，该装置包括接收第一时钟信号源的N个缓冲器Buffe、测量出每个缓冲器Buffer的第二时钟源相对于参考时钟REF_CLK的延时差值数据的TDC测量模块、形成每个缓冲器Buffe与自身补偿数据的补偿对应关系表的数据处理模以及实现N个缓冲器Buffe时钟对齐补偿的补偿模块。因此，本发明专利技术在实际应用中能很大提高多路缓冲器时钟源对齐精度，有效解决高精度场景的自身误差。自身误差。自身误差。

【技术实现步骤摘要】
基于ATE设备的外部校准装置及多路时钟源对齐方法


[0001]本专利技术属于集成电路(IC)自动测试机(Automatic Test Equipment，简称ATE)
，涉及一种基于ATE设备的外部校准装置及多路时钟源对齐方法。

技术介绍

[0002]ATE设备是由很多块待校准板卡组合而成的精密设备，其中，每块板卡又是相对独立的精密执行单元，这些待校准板卡卡在实际工作中要求精度都很高，所以一般使用外部校准装置来完成待校准板卡卡的校准，通常开发人员设计外部校准板卡时通常会选多路缓冲器Buffer来同步输出时钟源到后级芯片。
[0003]请参阅图1，图1所示为采用现有技术多路时钟源使用示意图。如图1所示，单个时钟源送给多个缓冲器Buffe，一个缓冲器Buffer能把时钟源分配出10路时钟源，这10路时钟源可以视为对齐的，每个缓冲器Buffer只进行其中一路校准即可，在每个缓冲器Buffer输出10路时钟源给后级芯片供电。
[0004]然而，上述现有技术如果没有考虑缓冲器Buffe的误差和前级走线误差时，可能会导致校准装置误差较大，从而会造成校准无效果或者效果较差，进而影响ATE设备的正常运行。

技术实现思路

[0005]为解决的上述技术问题，本专利技术提出一种基于ATE设备的外部校准装置及多路时钟源对齐方法，其通过在外部校准装置增加一个TDC芯片来进行多路缓冲器输出时钟源的对齐，来达到提高外部校准装置精度。
[0006]为实现上述目的，本专利技术的技术方案如下：
[0007]一种基于ATE设备的外部校准装置，其包括：
[0008]第一时钟信号源；
[0009]N个缓冲器Buffe，每个所述缓冲器Buffer接收所述第一时钟信号源，并把所述第一时钟信号源分配出多路时钟对齐的第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)，其中，每个所述缓冲器Buffer所分配的多路所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)的个数相同或不同；
[0010]TDC测量模块，包括控制单元和校准TDC单元，所述控制单元接收由每个所述缓冲器Buffe输出的一个所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)，向所述校准TDC单元发送触发校准TDC测量功能的信号，所述校准TDC单元根据预先设定测量模式进行数据的测量，即测量出每个所述缓冲器Buffer的所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)相对于参考时钟REF_CLK的延时差值数据(Cz_S1、Cz_S2、Cz_S3
…
Cz_SN)；其中，所述预先设定测量模式为对所述待校准板卡的测试项目；
[0011]数据处理模块，用于接收所述延时差值(Cz_S1、Cz_S2、Cz_S3
…
Cz_SN)，并得到所述延时差值(Cz_S1、Cz_S2、Cz_S3
…
Cz_SN)中的最大差值数据Czmax，将所述延时差值(Cz_
S1、Cz_S2、Cz_S3
…
Cz_SN)与最大差值数据Czmax的差值作为相应每个所述缓冲器Buffe的自身补偿数据，并形成每个所述缓冲器Buffe与自身补偿数据的补偿对应关系表；
[0012]补偿模块，当需要校准每个所述缓冲器Buffe所对接的所述待校准板卡时，按照所述补偿对应关系表，形成经补偿后的每个所述缓冲器Buffe自己相应的第三时钟源，输出到外部校准输出端SMA，以实现N个缓冲器Buffe输出时钟的对齐补偿。
[0013]进一步地，通过PCB走线把所述缓冲器Buffe输出的所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)引到所述外部校准输出端SMA的接口处。
[0014]进一步地，所述TDC测量模块的控制单元通过ATE设备的CPU和可编辑逻辑器件FPGA实现。
[0015]进一步地，所述缓冲器Buffe输出的所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)通过同轴线缆引到所述TDC测量模块的测量引脚。
[0016]进一步地，所述校准TDC单元通过TDC芯片组实现。
[0017]为实现上述目的，本专利技术又一技术方案如下：
[0018]一种采用上述基于ATE设备的外部校准装置的多路时钟源对齐方法，包括如下步骤：
[0019]步骤S1：每个待校准的所述缓冲器Buffer接收所述第一时钟信号源，并把每个所述缓冲器Buffer接收的所述第一时钟信号源分配出多路时钟对齐的第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)；其中，每个所述缓冲器Buffer所分配的多路所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)的个数相同或不同；
[0020]步骤S2：所述控制单元接收由每个所述缓冲器Buffe输出的一个所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)，向所述校准TDC单元发送触发校准TDC测量功能的信号，所述校准TDC单元根据预先设定测量模式进行数据的测量，即测量出每个所述缓冲器Buffer的所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)相对于参考时钟REF_CLK的延时差值数据(Cz_S1、Cz_S2、Cz_S3
…
Cz_SN)；其中，所述预先设定测量模式为对所述待校准板卡的测试项目；
[0021]步骤S3：接收所述延时差值(Cz_S1、Cz_S2、Cz_S3
…
Cz_SN)，并得到所述延时差值(Cz_S1、Cz_S2、Cz_S3
…
Cz_SN)中的最大差值数据Czmax，将所述延时差值(Cz_S1、Cz_S2、Cz_S3
…
Cz_SN)与最大差值数据Czmax的差值作为相应每个所述缓冲器Buffe的自身补偿数据，并形成每个所述缓冲器Buffe与自身补偿数据的对应关系表；
[0022]步骤S4：当需要校准每个所述缓冲器Buffe所对接的所述待校准板卡时，按照所述补偿对应关系表，形成经补偿后的每个所述缓冲器Buffe自己相应的第三时钟源，以实现N个缓冲器Buffe输出时钟的对齐补偿
[0023]从上述技术方案可以看出，本专利技术基于ATE设备的外部校准装置及多路时钟源对齐方法，在实际应用中能很大提高多路缓冲器时钟源对齐精度，有效解决高精度场景的自身误差。
附图说明
[0024]图1所示为现有技术中多路时钟源对齐装置的方框示意图
[0025]图2所示为本专利技术实施例中基于ATE设备的外部校准装置的方框示意图
[0026]图3所示为本专利技术实施例中基于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于ATE设备的外部校准装置，其特征在于，包括：第一时钟信号源；N个缓冲器Buffe，每个所述缓冲器Buffer接收所述第一时钟信号源，并把所述第一时钟信号源分配出多路时钟对齐的第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)，其中，每个所述缓冲器Buffer所分配的多路所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)的个数相同或不同；TDC测量模块，包括控制单元和校准TDC单元，所述控制单元接收由每个所述缓冲器Buffe输出的一个所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)，向所述校准TDC单元发送触发校准TDC测量功能的信号，所述校准TDC单元根据预先设定测量模式进行数据的测量，即测量出每个所述缓冲器Buffer的所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)相对于参考时钟REF_CLK的延时差值数据(Cz_S1、Cz_S2、Cz_S3
…
Cz_SN)；其中，所述预先设定测量模式为对所述待校准板卡的测试项目；数据处理模块，用于接收所述延时差值(Cz_S1、Cz_S2、Cz_S3
…
Cz_SN)，并得到所述延时差值(Cz_S1、Cz_S2、Cz_S3
…
Cz_SN)中的最大差值数据Czmax，将所述延时差值(Cz_S1、Cz_S2、Cz_S3
…
Cz_SN)与最大差值数据Czmax的差值作为相应每个所述缓冲器Buffe的自身补偿数据，并形成每个所述缓冲器Buffe与自身补偿数据的补偿对应关系表；补偿模块，当需要校准每个所述缓冲器Buffe所对接的所述待校准板卡时，按照所述补偿对应关系表，形成经补偿后的每个所述缓冲器Buffe自己相应的第三时钟源，输出到外部校准输出端SMA，以实现N个缓冲器Buffe输出时钟的对齐补偿。2.根据权利要求1所述的基于ATE设备的外部校准装置，其特征在于，通过PCB走线把所述缓冲器Buffe输出的所述第二时钟源(TDC_S1、TDC_S2、TDC_S3
…
TDC_SN)引到所述外部校准输出端SMA的接口处。3.根据权利要求1所述的基于ATE设备的外部校准装置，其特征在于，所述TDC测量模块的控制单元通过ATE设备的CPU和可编辑逻辑器件FPGA实现...

【专利技术属性】
技术研发人员：李博，张乃华，孙鹏，沈垚平，
申请(专利权)人：上海御渡半导体科技有限公司，
类型：发明
国别省市：