一种提升电容的半导体阵列基板的制造方法技术

一种提升电容的半导体阵列基板的制造方法，包括：依序在玻璃基板上沉积一层SiOx缓冲层；采用公共电极层光罩，搭配负型光阻，进行曝光显影制程；对显影后的位置进行干蚀刻，蚀刻掉未被光阻覆盖位置的SiOx；剥膜掉负型光阻；沉积像素电极层，并进行图案化，随后进行低温220

【技术实现步骤摘要】
一种提升电容的半导体阵列基板的制造方法


[0001]本专利技术属于显示装置的制造
，具体是指一种提升电容的半导体阵列基板的制造方法。

技术介绍

[0002]液晶显示面板的工作原理是在两片平行的玻璃基板当中放置液晶分子，两片玻璃基板中间有许多垂直和水平的细小电线，通过通电与否来控制液晶分子改变方向，将背光模组的光线折射出来产生画面。通常液晶显示面板由彩膜(CF，ColorFilter)基板、薄膜晶体管(TFT，ThinFilmTransistor)基板、夹于彩膜基板与薄膜晶体管基板之间的液晶(LC，LiquidCrystal)及密封胶框(Sealant)组成。
[0003]a
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Si(非晶硅)、LTPS(低温多晶硅)、IGZO(铟镓锌氧化物)是薄膜晶体管材料(TFT)的种类。近年来，随着中小尺寸显示技术的发展，市场已呈现a
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Si、LTPS等多种技术并存态势。相比之下，a
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Si技术展时间最长，技术较为简单，凭借较好的性价比等优势占据市场；LTPS技术凭借成熟的供应链体系、较高性能等优势，也占扰一定的市场份额。
[0004]IGZO是一种含有铟、镓和锌的非晶氧化物，载流子迁移率是非晶硅的20～30倍，可以大大提高TFT对像素电极的充放电速率，提高像素的响应速度，具备更快的面板刷新频率，可实现超高分辨率TFT
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LCD。
[0005]目前已应用于TFT基板的Array制造工艺主要集中在8Mask的外挂机种、9MaskTop
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comTIC机种以及10Mask的Mid
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comTIC机种。为了节省成本，现有的a
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Si机种也同步开发了6Mask的Top
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com外挂机种，不仅缩短了Cycletime，并且简化了工艺流程，有效的提高效益。
[0006]基于6Mask的Top
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com外挂机种a
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Si阵列板制造工艺如果直接用来生产IGZO阵列板，结合基板设计与制程工艺发现，由于6Maska
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Si阵列板制造工艺设计(如图1所示)省略了传统的TFT器件上的PV绝缘膜层及有机平坦层OC，像素电极PE
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ITO设计与a
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Si共平面，传统的a
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Si图案化工艺采用的是干蚀刻方式，而像素电极PE
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ITO为草酸湿蚀刻。若该工艺直接生产IGZO阵列板后，IGZO蚀刻方式也为草酸湿蚀刻，不免造成无论先后图案化IGZO还是ITO，都会对另一道膜层的图案造成损坏，从而影响画素无法正常显示。

技术实现思路

[0007]本专利技术的所要解决的技术问题在于提供一种提升电容的半导体阵列基板的制造方法，适用于6Mask的Top
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com外挂机种。
[0008]本专利技术是这样实现的：
[0009]一种提升电容的半导体阵列基板的制造方法，包括如下步骤：
[0010]第一步：依序在玻璃基板上采用CVD方式沉积一层SiOx缓冲层；
[0011]第二步：采用公共电极层光罩，搭配负型光阻，进行曝光显影制程；
[0012]第三步：对显影后的位置进行干蚀刻，蚀刻掉未被光阻覆盖位置的SiOx；
[0013]第四步：剥膜掉负型光阻；
[0014]第五步：在所述SiOx缓冲层沉积像素电极层，并进行图案化，随后进行低温220
°
退火，制程晶化；
[0015]第六步：在图案化后的所述像素电极层上采用PVD方式沉积源漏极金属层；
[0016]第七步：在所述源漏极金属层上采用PVD方式沉积一层IGZO有源层，并图案化；
[0017]第八步：采用CVD方式沉积一层第一绝缘层；
[0018]第九步：在所述第一绝缘层上图案化形成栅极金属层；
[0019]第十步：在所述栅极金属层上采用CVD方式沉积第二绝缘层，作为钝化绝缘层，用于保护TFT器件，同步作为像素电容；
[0020]第十一步：在所述第二绝缘层上沉积一层公共电极层。
[0021]进一步地，所述第五步中的所述像素电极层，选用ITO。
[0022]进一步地，所述第六步中的所述源漏极金属层，选用Mo/Al/Mo或Ti/Al/Ti。
[0023]进一步地，所述第八步中的所述第一绝缘层，选用SiOx。
[0024]进一步地，所述第九步中的所述栅极金属层，选用Mo/Al/Mo或Ti/Al/Ti。
[0025]进一步地，所述第十步中的所述第二绝缘层，选用SiOx。
[0026]进一步地，所述第十一步中的所述公共电极层，选用ITO。
[0027]本专利技术的优点在于：本专利技术的方法在第一绝缘层成膜后，优先沉积并图案化像素电极层，并对像素电极层进行220
°
的制程退火，晶化后的像素电极可抗草酸蚀刻，在图案化IGZO有源层时不会使像素电极出现被草酸过蚀刻的现象。成膜顺序的改变虽然有效避免了像素电极ITO和有源层IGZO共存的问题，但是对于IGZOTFT器件来说，其TFT器件的电学性能对第一绝缘层与IGZO之间的界面也是非常敏感，此处称为IGZO前沟道。如果前沟道经过多次的曝光、水洗、草酸湿蚀刻、剥膜及低温退火制程，其前沟道的缺陷态会增多，IGZOTFT器件在正常工作状态下其电学特性会表现的非常不稳定，如大尺寸阵列基板玻璃上不同位置的Vth会呈现不同程度的左右偏移，使得产品稳定性不佳，最终造成产品低良。因此，本专利技术在原a
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Si制程不改变6Mask的光罩数量基础上，改变了栅极金属层、第一绝缘层、源漏极金属层、有源层及像素电极ITO的成膜顺序，不仅有效避免了像素电极ITO和IGZO有源层共存的问题，而且间接优化了有源层前沟道的界面性能，提高了产品稳定性。成膜顺序的改变虽然有效避免了像素电极ITO和IGZO有源层共存的问题，但是TFT器件的有源层从a
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Si直接转换成IGZO，为了确保电性的稳定性，会同步改变原有TFT器件中的膜层膜质，如第二绝缘层从SiNx(有源层为a
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Si)转换成SiOx(有源层为IGZO)，这是因为SiNx中含有大量的H离子，会对BCE结构IGZO背沟道造成不可逆的影响，使得器件稳定性不佳，Vth偏移，并且根据以往调试经验，第二绝缘层转换成SiOx后厚度会进行增厚，确保电性稳定，然后在现有6Mask制程设计之下，膜层厚度的增加会同步造成像素电极ITO与公共电极ITO之间电容的减少，电容过小会直接影响到原有设计的画面正常显示。因此，本专利技术在不增加光罩情况下，在玻璃基板与源漏极金属层之间增加一层SiOx缓冲层，利用现有的公共电极层光罩搭配负型光阻，进行图案化，在不影响透过率和增加光罩成本情况下，可有效的增加像素电容面积，抵消掉因第二绝缘层厚度增加导致的像素电容减少，故解决了现有产品的a
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【技术保护点】

【技术特征摘要】
1.一种提升电容的半导体阵列基板的制造方法，其特征在于：包括如下步骤：第一步：依序在玻璃基板上采用CVD方式沉积一层SiOx缓冲层；第二步：采用公共电极层光罩，搭配负型光阻，进行曝光显影制程；第三步：对显影后的位置进行干蚀刻，蚀刻掉未被光阻覆盖位置的SiOx；第四步：剥膜掉负型光阻；第五步：在所述SiOx缓冲层沉积像素电极层，并进行图案化，随后进行低温220
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退火，制程晶化；第六步：在图案化后的所述像素电极层上采用PVD方式沉积源漏极金属层；第七步：在所述源漏极金属层上采用PVD方式沉积一层IGZO有源层，并图案化；第八步：采用CVD方式沉积一层第一绝缘层；第九步：在所述第一绝缘层上图案化形成栅极金属层；第十步：在所述栅极金属层上采用CVD方式沉积第二绝缘层，作为钝化绝缘层，用于保护TFT器件，同步作为像素电容；第十一步：在所述第二绝缘层上沉积一层...

【专利技术属性】
技术研发人员：陈伟，卢盼，
申请(专利权)人：华映科技集团股份有限公司，
类型：发明
国别省市：