半导体器件及其制造方法技术

公开了半导体器件及其制造方法。该半导体器件包括：包括第一区域和第二区域的衬底；在衬底中的器件隔离图案；在衬底的第一区域上的下分离电介质图案；在下分离电介质图案上的第一沟道图案；第一栅电极，在第一沟道图案上，并包括在下分离电介质图案和最下面的第一沟道图案之间的第一栅极部分；以及第一源极/漏极图案，在第一栅电极的相反侧并与第一沟道图案的侧表面接触。下分离电介质图案的底表面在高于或等于器件隔离图案的底表面的水平的水平。下分离电介质图案的顶端在比第一栅极部分的底表面的水平高的水平。底表面的水平高的水平。底表面的水平高的水平。

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本专利技术构思涉及半导体器件和/或其制造方法，更具体地，涉及包括场效应晶体管的半导体器件和/或其制造方法。

技术介绍

[0002]半导体器件包括包含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也越来越多地按比例缩小。MOSFET的按比例缩小可使半导体器件的操作特性劣化。因此，已经进行了各种研究来开发制造半导体器件的方法，该半导体器件具有相当的或改进的性能同时克服由半导体器件的高集成度引起的限制。

技术实现思路

[0003]本专利技术构思的一些示例实施方式提供了一种具有改进的可靠性和增强的电性能的半导体器件。
[0004]本专利技术构思的一些示例实施方式提供了一种能够提高制造良率的用于制造半导体器件的方法。
[0005]根据本专利技术构思的一些示例实施方式，一种半导体器件可以包括：包括第一区域和第二区域的衬底；在衬底中的器件隔离图案，器件隔离图案限定第一区域和第二区域；在衬底的第一区域上的下分离电介质图案；堆叠在下分离电介质图案上的多个第一沟道图案；在第一沟道图案上的第一栅电极，第一栅电极包括在下分离电介质图案和第一沟道图案中的最下面的第一沟道图案之间的第一栅极部分；以及多个第一源极/漏极图案，在第一栅电极的相反侧并与第一沟道图案的侧表面接触。下分离电介质图案的底表面可以在高于或等于器件隔离图案的底表面的水平的水平。下分离电介质图案的顶端可以在比第一栅极部分的底表面的水平高的水平。<br/>[0006]根据本专利技术构思的一些示例实施方式，一种半导体器件可以包括：包括第一区域和第二区域的衬底；在衬底中的器件隔离图案，器件隔离图案限定第一区域和第二区域；在衬底的第一区域上并与器件隔离图案接触的下分离电介质图案；在衬底的第二区域上并与器件隔离图案接触的第一半导体图案，第一半导体图案包括与衬底的材料不同的材料；堆叠在下分离电介质图案上的多个第一沟道图案；堆叠在第一半导体图案上的多个第二沟道图案；在第一沟道图案上的第一栅电极，第一栅电极的一部分在第一沟道图案之间；在第二沟道图案上的第二栅电极，第二栅电极的一部分在第二沟道图案之间；多个第一源极/漏极图案，在第一栅电极的相反侧并与第一沟道图案的侧表面接触；以及多个第二源极/漏极图案，在第二栅电极的相反侧并与第二沟道图案的侧表面接触。下分离电介质图案的底表面可以在等于或高于器件隔离图案的底表面的水平且等于或低于第一半导体图案的底表面的水平的水平。
[0007]根据本专利技术构思的一些示例实施方式，一种半导体器件可以包括：包括NMOS区域
和PMOS区域的衬底；在衬底中的器件隔离图案，器件隔离图案限定NMOS区域和PMOS区域；在衬底的NMOS区域上并与器件隔离图案接触的下分离电介质图案；在衬底的PMOS区域上并与器件隔离图案接触的硅锗图案，硅锗图案包括与衬底的材料不同的材料；堆叠在下分离电介质图案上的多个第一沟道图案；堆叠在硅锗图案上的多个第二沟道图案；在第一沟道图案上的第一栅电极，第一栅电极的一部分在第一沟道图案之间；在第二沟道图案上的第二栅电极，第二栅电极的一部分在第二沟道图案之间；多个第一源极/漏极图案，在第一栅电极的相反侧并与第一沟道图案的侧表面接触；以及多个第二源极/漏极图案，在第二栅电极的相反侧并与第二沟道图案的侧表面接触。第一源极/漏极图案可以隔着下分离电介质图案与衬底间隔开。下分离电介质图案可以包括与器件隔离图案接触的第一电介质部分以及在第一电介质部分上并与器件隔离图案间隔开的第二电介质部分。第一电介质部分的厚度可以等于或大于硅锗图案的厚度。
[0008]根据本专利技术构思的一些示例实施方式，一种制造半导体器件的方法可以包括：在衬底上形成第一半导体层，衬底包括在第一方向上彼此间隔开的第一区域和第二区域；在第一半导体层上交替地堆叠多个第二半导体层和多个牺牲层；蚀刻第二半导体层和牺牲层，以分别在第一区域和第二区域上形成第一堆叠结构和第二堆叠结构，并暴露第一堆叠结构和第二堆叠结构之间的第一半导体层；形成对应地覆盖第一堆叠结构和第二堆叠结构的侧壁并部分地暴露第一半导体层的多个第一间隔物；蚀刻暴露在第一间隔物之间的第一半导体层和第一半导体层下面的衬底以形成器件隔离沟槽，并在第一区域和第二区域中的每个上形成第一半导体图案；形成填充器件隔离沟槽的器件隔离图案；形成在第一方向上横跨第一堆叠结构和第二堆叠结构的虚设栅极图案；蚀刻在虚拟栅极图案的相反侧的第一堆叠结构，以形成暴露第一区域上的第一半导体图案的多个第一沟槽；以及通过在第一区域上的第一沟槽用下分离电介质图案替换第一半导体图案。
附图说明
[0009]图1示出了显示根据本专利技术构思的一些示例实施方式的半导体器件的平面图。
[0010]图2A示出了根据本专利技术构思的一些示例实施方式的沿图1的线A
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A'和B
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B'截取的截面图。
[0011]图2B示出了根据本专利技术构思的一些示例实施方式的沿图1的线C
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C'截取的截面图。
[0012]图2C示出了根据本专利技术构思的一些示例实施方式的沿图1的线D
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D'截取的截面图。
[0013]图3示出了显示图2A的部分P1的放大图。
[0014]图4A至图11A和图14A至图16A示出了显示根据本专利技术构思的一些示例实施方式制造具有图1的平面图的半导体器件的方法的平面图。
[0015]图4B至图11B、图12A、图13A、图14B至图16B和图17A示出了显示根据本专利技术构思的一些示例实施方式制造具有图2A的截面图的半导体器件的方法的截面图。
[0016]图4C至图8C、图11C、图12B、图14C和图17B示出了显示根据本专利技术构思的一些示例实施方式制造具有图2B的截面图的半导体器件的方法的截面图。
[0017]图8D、图9C、图10C、图11D、图12C、图13B、图14D、图15C和图16C示出了显示根据本
专利技术构思的一些示例实施方式的制造具有图2C截面图的半导体器件的方法的截面图。
[0018]图18A示出了显示根据本专利技术构思的一些示例实施方式的制造具有图2A的截面图的半导体器件的方法的截面图。
[0019]图18B示出了显示根据本专利技术构思的一些示例实施方式的制造具有图2B的截面图的半导体器件的方法的截面图。
[0020]图19A和图19B示出了根据本专利技术构思的一些示例实施方式的沿图1的线A
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A'和B
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B
′
截取的截面图。
[0021]图20A示出了显示根据本专利技术构思的一些示例实施方式的半导体器件的平面图。
[0022]图20B示出了根据本专利技术构思的一些示例实施方式的沿图20A的线A
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A
′
和B
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B
′
截取的截面图。
[0023]图20C示出了根据本专利技术构思的一些本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：包括第一区域和第二区域的衬底；在所述衬底中的器件隔离图案，所述器件隔离图案限定所述第一区域和所述第二区域；在所述衬底的所述第一区域上的下分离电介质图案；堆叠在所述下分离电介质图案上的多个第一沟道图案；在所述第一沟道图案上的第一栅电极，所述第一栅电极包括在所述下分离电介质图案和所述第一沟道图案中的最下面的第一沟道图案之间的第一栅极部分；以及多个第一源极/漏极图案，在所述第一栅电极的相反侧并与所述第一沟道图案的侧表面接触，其中所述下分离电介质图案的底表面在高于或等于所述器件隔离图案的底表面的水平的水平，以及其中所述下分离电介质图案的顶端在比所述第一栅极部分的底表面的水平高的水平。2.根据权利要求1所述的半导体器件，进一步包括：在所述衬底的所述第二区域上的第一半导体图案，所述第一半导体图案包括与所述衬底的材料不同的材料；堆叠在所述第一半导体图案上的多个第二沟道图案；在所述第二沟道图案上的第二栅电极，所述第二栅电极的一部分在所述第二沟道图案之间；以及多个第二源极/漏极图案，在所述第二栅电极的相反侧并与所述第二沟道图案的侧表面接触，其中所述下分离电介质图案的所述底表面的所述水平低于或等于所述第一半导体图案的底表面的水平。3.根据权利要求2所述的半导体器件，其中所述衬底包括硅，以及所述第一半导体图案包括硅锗。4.根据权利要求2所述的半导体器件，其中所述第一区域是NMOS区域，以及所述第二区域是PMOS区域。5.根据权利要求2所述的半导体器件，其中所述下分离电介质图案包括，与所述器件隔离图案接触的第一电介质部分，以及第二电介质部分，在所述第一电介质部分上并与所述器件隔离图案间隔开，以及所述第一电介质部分的厚度等于或大于所述第一半导体图案的厚度。6.根据权利要求1所述的半导体器件，其中所述第一栅极部分的侧表面被圆化，以及所述第一栅极部分的宽度在向下方向上减小。7.根据权利要求1所述的半导体器件，其中所述第一栅电极进一步包括在所述第一沟道图案之间的多个第二栅极部分，
其中所述第二栅极部分的侧表面是凹入的。8.根据权利要求1所述的半导体器件，其中所述下分离电介质图案的下侧壁与所述器件隔离图案接触，以及所述下分离电介质图案的上侧壁与所述器件隔离图案间隔开。9.根据权利要求8所述的半导体器件，进一步包括：在所述器件隔离图案和所述下分离电介质图案的所述上侧壁之间的残留间隔物图案；以及覆盖所述第一栅电极的侧壁的第一栅极间隔物，其中所述残留间隔物图案包括与所述第一栅极间隔物的材料相同的材料。10.根据权利要求9所述的半导体器件，进一步包括：覆盖所述第一栅电极的所述侧壁的第一层间电介质层，其中所述残留间隔物图案具有中空杯形的截面，以及其中所述第一层间电介质层的一部分填充由所述残留间隔物图案的所述中空杯形的截面限定的凹陷。11.根据权利要求1所述的半导体器件，其中所述第一源极/漏极图案的底表面与所述下分离电介质图案接触，并且通过所述下分离电介质图案与所述衬底间隔开。12.根据权利要求1所述的半导体器件，进一步包括：在所述衬底和所述第一源极/漏极图案之间的阻挡区域，其中所述第一源极/漏极图案与所述下分离电介质图案的侧表面接触，其中所述第一源极/漏极图案掺有具有第一浓度的第一导电类型的第一杂质，以及其中所述阻挡区域掺有具有小于所述第一浓度的第二浓度的所述第一杂质或者与所述第一导电类...

【专利技术属性】
技术研发人员：宋昇炫，金必光，柳主馨，金成玟，朴容喜，宋映锡，冈垣健，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：