栅极驱动电路、栅极驱动电路的驱动方法及显示基板技术

本申请实施例提供了一种栅极驱动电路、栅极驱动电路的驱动方法及显示基板，栅极驱动电路包括：第二输入子电路，栅极控制子电路，第一输入子电路，输出控制子电路，第一输出子电路，第二输出子电路；其中，第二输入子电路用于控制栅极控制子电路的通断，以及控制输出控制子电路的第二电压的输入；第一输入子电路用于控制输出控制子电路第三电压的输入；栅极控制子电路用于拉低第二输出子电路控制端的电压；输出控制子电路用于控制第一输出子电路及第二输出子电路控制端的电压；第二输出子电路用于在导通的情况下输出第二信号。第二输出子电路可以在栅极控制子电路的控制下稳定地输出第二信号，能够提高栅极驱动电路输出信号时的稳定性。定性。定性。

【技术实现步骤摘要】
栅极驱动电路、栅极驱动电路的驱动方法及显示基板


[0001]本申请涉及显示
，特别是涉及一种栅极驱动电路、栅极驱动电路的驱动方法及显示基板。

技术介绍

[0002]目前的显示装置中栅极驱动电路通常采用阵列基板行驱动电路(Gate Driven on Array，简称GOA)，但因为工艺偏差等因素，导致栅极驱动电路输出信号时的稳定性较低。

技术实现思路

[0003]本申请实施例的目的在于提供一种栅极驱动电路、栅极驱动电路的驱动方法及显示基板，以提高栅极驱动电路输出信号时的稳定性。具体技术方案如下：
[0004]第一方面，本申请实施例提供一种栅极驱动电路，所述电路包括：
[0005]第二输入子电路，栅极控制子电路，第一输入子电路，输出控制子电路，第一输出子电路，第二输出子电路；
[0006]所述第二输入子电路分别与所述输出控制子电路、所述栅极控制子电路连接；所述第一输入子电路与所述输出控制子电路连接；所述输出控制子电路分别与所述第一输出子电路、所述第二输出子电路连接；所述栅极控制子电路与所述第二输出子电路连接；
[0007]其中，所述第二输入子电路用于控制所述栅极控制子电路的通断，以及控制所述输出控制子电路的第二电压的输入；
[0008]所述第一输入子电路用于控制所述输出控制子电路第三电压的输入；
[0009]所述栅极控制子电路用于控制所述第二输出子电路的通断；
[0010]所述输出控制子电路用于控制所述第一输出子电路及所述第二输出子电路控制端的电压；
[0011]所述第一输出子电路用于在导通的情况下输出第一信号；
[0012]所述第二输出子电路用于在导通的情况下输出第二信号。
[0013]在一种可能的实施方式中，所述第二输入子电路包括第一晶体管；
[0014]所述第一晶体管的控制端与第一时钟信号端连接，所述第一晶体管的第一端与第二电压输入端连接，所述第一晶体管的第二端分别与所述输出控制子电路、所述栅极控制子电路连接。
[0015]在一种可能的实施方式中，所述第一输入子电路包括第三晶体管、第四晶体管；
[0016]所述第三晶体管的控制端与控制信号端连接，所述第三晶体管的第一端与所述输出控制子电路连接，所述第三晶体管的第二端与所述第四晶体管的第一端连接；
[0017]所述第四晶体管的控制端与第二时钟信号端连接，所述第四晶体管的第二端与第三电压输入端连接。
[0018]在一种可能的实施方式中，所述输出控制子电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管；
[0019]所述第五晶体管的控制端分别与所述第一晶体管的第二端、所述第三晶体管的第一端连接，所述第五晶体管的第一端与所述第二时钟信号端连接，所述第五晶体管的第二端与所述第六晶体管的第一端连接；
[0020]所述第六晶体管的控制端与所述第二时钟信号端连接，所述第六晶体管的第二端分别与所述第七晶体管的第一端、所述第八晶体管的控制端、所述第一输出子电路连接；
[0021]所述第七晶体管的控制端与所述第八晶体管的第二端连接，所述第七晶体管的第二端与所述第三电压输入端连接；
[0022]所述第八晶体管的第一端与所述第三电压输入端连接，所述第八晶体管的第二端与所述第二输出子电路连接。
[0023]在一种可能的实施方式中，所述输出控制子电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管；
[0024]所述第五晶体管的控制端分别与所述第一晶体管的第二端、所述第三晶体管的第一端连接，所述第五晶体管的第一端与所述第二时钟信号端连接，所述第五晶体管的第二端与所述第六晶体管的第一端连接；
[0025]所述第六晶体管的控制端与所述第二时钟信号端连接，所述第六晶体管的第二端分别与所述第七晶体管的第一端、所述第八晶体管的控制端、所述第一输出子电路连接；
[0026]所述第七晶体管的控制端与所述第八晶体管的第二端连接，所述第七晶体管的第二端与第四电压输入端连接；
[0027]所述第八晶体管的第一端与所述第四电压输入端连接，所述第八晶体管的第二端与所述第二输出子电路连接。
[0028]在一种可能的实施方式中，所述第一输出子电路包括第九晶体管、第一电容；
[0029]所述第九晶体管的控制端分别与所述第六晶体管的第二端、所述第七晶体管的第一端、所述第八晶体管的控制端、所述第一电容的第二端连接，所述第九晶体管的第一端分别与所述第一电容的第一端、所述第三电压输入端连接，所述第九晶体管的第二端与信号输出端连接。
[0030]在一种可能的实施方式中，所述第二输出子电路包括第十晶体管；
[0031]所述第十晶体管的控制端分别与所述栅极控制子电路、所述第八晶体管的第二端连接，所述第十晶体管的第一端与所述信号输出端连接，所述第十晶体管的第二端与第一电压输入端连接。
[0032]在一种可能的实施方式中，所述第二输出子电路还包括第二电容；所述第二电容的第一端与所述第十晶体管的第一端连接，所述第二电容的第二端与所述第十晶体管的控制端连接。
[0033]在一种可能的实施方式中，所述输出控制子电路还包括第十一晶体管，所述第十一晶体管的控制端与所述第一电压输入端连接，所述第十一晶体管的第一端分别与所述第一晶体管的第二端、所述第三晶体管的第一端连接，所述第十一晶体管的第二端与所述第五晶体管的控制端连接。
[0034]在一种可能的实施方式中，所述栅极控制子电路包括第二晶体管；
[0035]所述第二晶体管的控制端与所述第一晶体管的第二端连接，所述第二晶体管的第一端与所述第二电压输入端连接，所述第二晶体管的第二端分别与所述第十晶体管的控制
端、所述第七晶体管的控制端、所述第八晶体管的第二端连接。
[0036]在一种可能的实施方式中，所述第二晶体管为氧化物晶体管，其余晶体管为低温多晶硅晶体管。
[0037]在一种可能的实施方式中，所述第二信号为时钟信号或者第一电压。
[0038]第二方面，本申请实施例提供一种栅极驱动电路的驱动方法，用于驱动上述第一方面中任一所述的栅极驱动电路，所述方法包括：
[0039]在第一阶段，控制信号端输出第一电平信号；第一时钟信号端输出第二电平信号；第二时钟信号端输出第一电平信号；第一电压输入端输出第二电平信号；
[0040]在第二阶段，控制信号端输出第一电平信号；第一时钟信号端输出第一电平信号；第二时钟信号端输出第二电平信号；第一电压输入端输出第二电平信号；
[0041]在第三阶段，控制信号端输出第二电平信号；第一时钟信号端输出第二电平信号；第二时钟信号端输出第一电平信号；第一电压输入端输出第二电平信号；
[0042]在第四阶段，控制信号端输出第二电平信号；第一时钟信号端输出第一电平信号；第二时钟信号端输出第二电平信号；第一电压输入端输出第二电平信号；
[0043]所述第一电平信号与所述第二电平本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种栅极驱动电路，其特征在于，所述电路包括：第二输入子电路，栅极控制子电路，第一输入子电路，输出控制子电路，第一输出子电路，第二输出子电路；所述第二输入子电路分别与所述输出控制子电路、所述栅极控制子电路连接；所述第一输入子电路与所述输出控制子电路连接；所述输出控制子电路分别与所述第一输出子电路、所述第二输出子电路连接；所述栅极控制子电路与所述第二输出子电路连接；其中，所述第二输入子电路用于控制所述栅极控制子电路的通断，以及控制所述输出控制子电路的第二电压的输入；所述第一输入子电路用于控制所述输出控制子电路第三电压的输入；所述栅极控制子电路用于控制所述第二输出子电路的通断；所述输出控制子电路用于控制所述第一输出子电路及所述第二输出子电路控制端的电压；所述第一输出子电路用于在导通的情况下输出第一信号；所述第二输出子电路用于在导通的情况下输出第二信号。2.根据权利要求1所述的电路，其特征在于，所述第二输入子电路包括第一晶体管；所述第一晶体管的控制端与第一时钟信号端连接，所述第一晶体管的第一端与第二电压输入端连接，所述第一晶体管的第二端分别与所述输出控制子电路、所述栅极控制子电路连接。3.根据权利要求2所述的电路，其特征在于，所述第一输入子电路包括第三晶体管、第四晶体管；所述第三晶体管的控制端与控制信号端连接，所述第三晶体管的第一端与所述输出控制子电路连接，所述第三晶体管的第二端与所述第四晶体管的第一端连接；所述第四晶体管的控制端与第二时钟信号端连接，所述第四晶体管的第二端与第三电压输入端连接。4.根据权利要求3所述的电路，其特征在于，所述输出控制子电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管；所述第五晶体管的控制端分别与所述第一晶体管的第二端、所述第三晶体管的第一端连接，所述第五晶体管的第一端与所述第二时钟信号端连接，所述第五晶体管的第二端与所述第六晶体管的第一端连接；所述第六晶体管的控制端与所述第二时钟信号端连接，所述第六晶体管的第二端分别与所述第七晶体管的第一端、所述第八晶体管的控制端、所述第一输出子电路连接；所述第七晶体管的控制端与所述第八晶体管的第二端连接，所述第七晶体管的第二端与所述第三电压输入端连接；所述第八晶体管的第一端与所述第三电压输入端连接，所述第八晶体管的第二端与所述第二输出子电路连接。5.根据权利要求3所述的电路，其特征在于，所述输出控制子电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管；所述第五晶体管的控制端分别与所述第一晶体管的第二端、所述第三晶体管的第一端连接，所述第五晶体管的第一端与所述第二时钟信号端连接，所述第五晶体管的第二端与
所述第六晶体管的第一端连接；所述第六晶体管的控制端与所述第二时钟信号端连接，所述第六晶体管的第二端分别与所述第七晶体管的第一端、所述第八晶体管的控制端、所述第一输出子电路连接；所述第七晶体管的控制端与所述第八晶体管的第二端连接，所述第七晶体管的第二端与第四电压输入端连接；所述第八晶体管的第一端与所述第四电压输入端连接，所述第八晶体管的第二端与所...

【专利技术属性】
技术研发人员：黄耀，都蒙蒙，
申请(专利权)人：成都京东方光电科技有限公司北京京东方技术开发有限公司，
类型：发明
国别省市：