一种叠栅GaN基MOS-HEMT器件及其制备方法技术

本发明专利技术公开了一种叠栅GaN基MOS

【技术实现步骤摘要】
一种叠栅GaN基MOS
‑
HEMT器件及其制备方法


[0001]本专利技术涉及半导体
，具体涉及一种叠栅GaN基MOS
‑
HEMT器件及其制备方法。

技术介绍

[0002]近年来，新能源汽车、信息存储、卫星雷达和微波通信等领域的迅猛发展，对新一代电子材料和器件提出了高效节能、高耐压和大电流的迫切需求。GaN基半导体材料拥有大禁带宽度、高击穿场强、热传导率和高电子饱和速率等特点，得到了广泛关注和发展。此外，AlGaN和GaN能够在室温下产生自发极化效应和压电极化效应，形成异质结结构，界面处存在高浓度与高电子迁移率的二维电子气。所以具有AlGaN/GaN异质结的高电子迁移率晶体管(HEMT)是半导体器件的研究热点之一。
[0003]传统的肖特基栅HEMT器件因为AlGaN/GaN外延表面缺陷和肖特基接触的限制等问题，除了存在栅极漏电大、击穿电压小和栅极电压摆幅小等问题之外，还存在电流崩塌效应严重的可靠性问题。为了改善这些问题，在栅极和AlGaN/GaN外延之间插入了金属氧化物介质层形成MOS结构。栅介质层能够有效减少栅极漏电、增大击穿电压和栅极电压摆幅。
[0004]栅介质层主要制备方法包括MBE(分子束外延法)、ALD(原子层沉积)、CVD(包括PECVD等离子增强型化学气相沉积和LPCVD低压化学气相沉积)和PVD(物理气相沉积)等。MBE和ALD沉积薄膜的质量高，但存在与传统半导体工艺不兼容、沉积速度慢等问题。CVD多沉积介质常数较低的二氧化硅和氮化硅薄膜等材料。PVD中多采用磁控溅射沉积高介电常数介质，沉积速率快、薄膜致密，但对外延表面物理损伤，会导致外延表面缺陷增加，器件性能退化。
[0005]磁控溅射插入栅介质层能够提高器件的性能，如：提高器件栅极漏电抑制能力、输出饱和电流密度和击穿特性等。但在溅射损伤会在介质层和AlGaN势垒层界面处形成复杂的界面缺陷态，包括材料表面的悬挂键、掺杂金属和暴露在空气中形成的O掺杂等。这些界面缺陷态会导致：(1)器件在栅极漏电、击穿电压和栅极电压摆幅的性能没有提升效果；(2)器件的阈值电压不稳定；(3)在栅极和漏极之间形成“虚栅”[1]，使器件电流崩塌现象加剧，甚至使器件击穿特性退化，进一步降低器件的可靠性。
[0006]目前通常采用添加场板结构
[2]对器件进行钝化，提高器件击穿特性，但损伤问题未能得到有效解决，器件直流特性有待提高。而对栅介质进行退火处理，能够有效修复磁控溅射带来的损伤，显著提高器件直流特性，但栅介质会在退火过程中完成非晶态向多晶态的转变，伴随晶粒尺寸的增大，这将导致栅极耐压和器件击穿耐压性能的退化。因此，如何在保证器件栅极漏电、击穿耐压和栅极电压摆幅性能的前提下，实现减少栅介质层和外延层的界面缺陷和改善器件电流崩塌效应，是GaN基MOS
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HEMT器件亟待解决的关键问题(Meneghesso G.,Verzellesi G.,Pierobon R.,et al.Surface
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related drain current dispersion effects in AlGaN
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GaN HEMTs[J].IEEE Trans Electron Devices,2004,51(10):1554
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1561.一种同时优化击穿特性和反向特性的GaN HEMT器件(CN112466928B))。

技术实现思路

[0007]本专利技术的目的在于克服已有的GaN基MOS
‑
HEMT器件栅介质层制备技术的缺陷，从栅介质的结构和制备工艺的角度提出一种叠栅GaN基MOS
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HEMT器件及其制备方法，可以在保证器件栅极漏电、击穿耐压和栅极电压摆幅的前提下，减少栅介质层和外延层的界面缺陷和改善器件电流崩塌效应,保证器件的可靠性和动态性能。
[0008]本专利技术的目的至少通过如下技术方案之一实现。
[0009]一种叠栅GaN基MOS
‑
HEMT器件，包括AlGaN/GaN异质结外延层、第一栅介质层、第二栅介质层、栅电极和源漏电极；
[0010]所述AlGaN/GaN异质结外延层包括自下而上层叠的衬底、氮化物成核层、氮化物缓冲层、GaN沟道层和AlGaN势垒层；
[0011]所述第一栅介质层为覆盖在AlGaN/GaN异质结外延层上的金属氧化物薄膜，第一栅介质层的厚度为10
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15nm；
[0012]所述第二栅介质层为覆盖在第一栅介质层上的金属氧化物薄膜，第二栅介质层的厚度为10
‑
15nm；
[0013]所述第一栅介质层和第二栅介质层的金属氧化物为Ga2O3、Al2O3、HfO2、ZrO2、Y2O3或TiO2；
[0014]所述第一栅介质层和第二栅介质层与AlGaN/GaN异质结外延层形成MOS结构；
[0015]所述源漏电极为AlGaN/GaN异质结外延层上间隔设置的源电极和漏电极；所述栅电极设置在源漏电极之间，且设置在第二栅介质层上。
[0016]进一步地，所述栅电极和源漏电极的厚度都为100
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300nm。
[0017]进一步地，所述栅电极在从上往下的俯视角度为圆形，半径为5
‑
10μm，所述源漏电极在从上往下的俯视角度为圆环，内径为60
‑
80μm，外径为80
‑
100μm。
[0018]进一步地，所述栅电极在从上往下的俯视角度为矩形，长为50
‑
2000μm，宽2
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10μm。
[0019]进一步地，AlGaN/GaN异质结外延层中，衬底、氮化物成核层、氮化物缓冲层、GaN沟道层和AlGaN势垒层的厚度分别为0.5
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2mm、0.2
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1μm、500
‑
2500nm、100
‑
500nm和10
‑
30nm。
[0020]进一步地，所述衬底为圆形薄片，直径为4inch
‑
12inch。
[0021]进一步地，所述第一栅介质层和第二栅介质层由磁控溅射沉积形成。
[0022]叠栅GaN基MOS
‑
HEMT器件的制备方法，包括如下步骤：
[0023]S1、外延生长：通过金属有机物化学气相沉积，在衬底上依次外延生长氮化物成核层、氮化物缓冲层、GaN沟道层、AlGaN势垒层，形成AlGaN/GaN异质结外延层；
[0024]S2、器件隔离：采用正性光刻胶光刻工艺，在步骤S1制备的AlGaN/GaN异质结外延层上界定器件有源区及图形，涂敷光刻胶对器件有源区进行覆盖保护；利用感应耦合等离子体刻蚀ICP对器件有源区以外的AlGaN/GaN异质结外延层进行刻蚀，刻蚀深度大于AlGaN势垒层和GaN沟道层的厚度；...

【技术保护点】

【技术特征摘要】
1.一种叠栅GaN基MOS
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HEMT器件，其特征在于，包括AlGaN/GaN异质结外延层(1)、第一栅介质层(4)、第二栅介质层(5)、栅电极(6)和源漏电极(3)；所述AlGaN/GaN异质结外延层(1)包括自下而上层叠的衬底(05)、氮化物成核层(04)、氮化物缓冲层(03)、GaN沟道层(02)和AlGaN势垒层(01)；所述第一栅介质层(4)为覆盖在AlGaN/GaN异质结外延层(1)上的金属氧化物薄膜，第一栅介质层(4)的厚度为10
‑
15nm；所述第二栅介质层(5)为覆盖在第一栅介质层(4)上的金属氧化物薄膜，第二栅介质层(5)的厚度为10
‑
15nm；所述第一栅介质层和第二栅介质层的金属氧化物为Ga2O3、Al2O3、HfO2、ZrO2、Y2O3或TiO2；所述第一栅介质层(4)和第二栅介质层(5)与AlGaN/GaN异质结外延层(1)形成MOS结构；所述源漏电极(3)为AlGaN/GaN异质结外延层(1)上间隔设置的源电极和漏电极；所述栅电极(6)设置在源漏电极(3)之间，且设置在第二栅介质层(5)上。2.根据权利要求1所述的一种叠栅GaN基MOS
‑
HEMT器件，其特征在于，所述栅电极(6)和源漏电极(3)的厚度都为100
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300nm。3.根据权利要求1所述的叠栅GaN基MOS
‑
HEMT器件，其特征在于，所述栅电极(6)在从上往下的俯视角度为圆形，半径为5
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10μm，所述源漏电极(7)在从上往下的俯视角度为圆环，内径为60
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80μm，外径为80
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100μm。4.根据权利要求1所述的一种叠栅GaN基MOS
‑
HEMT器件，其特征在于，所述栅电极(6)在从上往下的俯视角度为矩形，长为50
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2000μm，宽2
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10μm。5.根据权利要求1所述的一种叠栅GaN基MOS
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HEMT器件，其特征在于，AlGaN/GaN异质结外延层(1)中，衬底(05)、氮化物成核层(04)、氮化物缓冲层(03)、GaN沟道层(02)和AlGaN势垒层(01)的厚度分别为0.5
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2mm、0.2
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1μm、500
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2500nm、100
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500nm和10
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30nm。6.根据权利要求1所述的一种叠栅GaN基MOS
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HEMT器件，其特征在于，所述衬底(05)为圆形薄片，直径为4inch
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12inch。7.根...

【专利技术属性】
技术研发人员：王洪，陈剑宇，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：