本发明专利技术一种基于ＦＰＧＡ的ＵＷＢ雷达信号模拟器，包括：ＰＣ１０４接口模块、ＲＡＭ模块、ＦＰＧＡ模块和高速ＤＡＣ模块；ＰＣ１０４接口模块完成与ＰＣ１０４形式的主机通过ＰＣＩ协议完成数据传输；ＲＡＭ模块采用６片３２位宽的ＺＢＴ－ＳＲＡＭ作为数据缓存；ＦＰＧＡ模块采用Ｘｉｌｉｎｘ公司推出的Ｖｉｒｔｅｘ－４系列产品ＸＣ４ＶＬＸ４０，包括：ＰＣＩ接口控制模块、ＲＡＭ控制模块、高速ＤＡＣ控制模块、雷达波形控制模块；高速ＤＡＣ模块选择ＡＤＩ公司的ＡＤ９７３６；上述各模块之间通过ＦＰＧＡ模块内部的控制模块实现彼此间的连接，ＰＣ１０４接口控制模块完成ＦＰＧＡ模块与ＰＣ１０４接口模块的对接，控制上位机产生的数据由ＰＣ１０４接口模块传输到ＦＰＧＡ模块内部；ＲＡＭ控制模块完成ＦＰＧＡ模块与ＲＡＭ模块的对接，实现了数据在ＦＰＧＡ与ＺＢＴ－ＳＲＡＭ之间的传输；高速ＤＡＣ控制模块完成ＦＰＧＡ模块与高速ＤＡＣ模块的对接，控制高速ＤＡＣ模块产生各种雷达波形。
【技术实现步骤摘要】
本专利技术涉及一种基于FPGA (现场可编程门阵列)的UWB (超宽带)雷 达信号模拟器，通过FPGA控制高速DAC (数模转换器)产生各种UWB模拟 信号，可用于通信、雷达等信息传输与探测，属于信息
(二)
技术介绍
根据奈奎斯特采样定律，UWB信号可携带更多的信息，因而在通信、雷 达等领域得到广泛的应用。UWB信号主要分为窄脉冲信号和宽脉冲调制UWB 信号。前者脉冲宽度窄发射和接收较为困难。后者与传统调制信号形式相似， 具有较高的平均功率，作用距离远，因而应用广泛。例如，美国的WIMIDEA 通信系统采用500MHz带宽的宽脉冲调制UWB信号；美国最先进的GBR (地 基雷达)同样采用宽脉冲调制信号UWB信号，其带宽为lGHz。模拟和数字的方法均可产生模拟信号。传统的模拟信号产生方法利用VCO (压控振荡器)等模拟器件完成信号产生。数字产生方法利用DAC将数字序 列转换为模拟信号，从而完成模拟信号的生成。与模拟信号产生方法比较而言， 数字产生方法具有信号幅度、相位易于控制等优点，因而得到广泛应用。数字 产生波形的方式主要有直接数字频率合成法(DDFS)和直接数字波形合成 法(DDWS)两种。DDFS通过相位累加、幅度査表计算每个采样时刻波形的数值，然后经过 DAC转换成模拟信号。DDFS的工作实质是以参考时钟频率对相位进行可控间 隔计算，完成采样值的模拟重构。DDWS根据信号形式预先计算各点采样值，按顺序存放于高速存储器中， 产生信号时通过采样时钟产生的地址，依次读出各点的采样值，通过DAC转 换成模拟信号。DDWS以参考时钟频率产生波形存储地址，直接读取波形数据 完成采样值的模拟重构。5从具体实现所需的器件来看，两者都需要高速器件产生UWB信号。DDFS 一般使用专门用于产生LFM信号的DDS器件，产生信号的形式单一，产生信 号的频率也无法随意变化，对器件的依赖性也更强。相比而言，DDWS法可产 生任何频率、任何形式的波形，实现对信号参数的控制及对波形数据的随意修 改，方便进行预失真补偿。脉冲串形式的PD (脉冲多普勒)雷达，可同时得到目标的距离、速度和 角度信息，因此大部分雷达采用PD工作模式。而PD雷达信号多种多样，包 括相参脉冲串、非相参脉冲串；脉冲内调制单频信号、脉冲内调制LFM(线 性调频)信号、脉冲内调制相位编码信号；脉冲重复周期滑动、脉冲重复周期 抖动、脉冲宽度滑动、脉冲宽度抖动等。高精度的雷达系统需要产生的雷达信号具有高精度的频率、相位、幅度稳 定性，同时需要信号变换时的快速灵活性。
技术实现思路
本专利技术的目的在于提供一种基于FPGA的UWB雷达信号模拟器及UWB 雷达信号产生方法，以解决UWB雷达信号产生需要解决信号参数稳定性，及 波形快速切换等问题。本专利技术提出的基于FPGA的UWB雷达信号产生方法采用直接数字波形合 成法，即首先根据待产生的雷达信号形式预先计算各点采样值，按顺序存放于 高速存储器中，之后通过采样时钟产生的地址，依次读出各点的采样值，通过 DAC转换成模拟信号。本专利技术提出的UWB雷达信号产生方法是在基于FPGA结构的硬件系统上 实现的，该系统一种基于FPGA的UWB雷达信号模拟器，主要包括PC104 (PCI)接口模块、RAM模块、FPGA模块和高速DAC模块等部分组成。PC104 (PCI)接口模块本专利技术提供一个PC104 (PCI)的主机接口，完 成与PC104形式的主机通过PCI协议完成数据传输。PC104接口模块采用 PCI9054芯片，PCI9054是一个32位33M总线主控I/O加速器，完全支持PCI2.2 规范，最高可达132 MB/s的突发传输速度。PCI9054采用了 PLX公司先进的数据流水线架构(Data pipe architecture),支持三种操作模式，M模式，C模式， J模式，其中J模式是本地总线的数据线与地址线复用模式，也是本文设计中 所采用的模式。RAM模块本专利技术采用6片32位宽的ZBT-SRAM作为数据缓存，实现 100%的总线利用率，最高工作频率为200MHz。每3个存储器一组，由两个独 立的控制器控制，两组既可兵乓工作，也可同时工作。每个控制器的最高数据 带宽为12*1600Mbps，可满足当前大多数采样率DAC的数据率要求。FPGA模块本专利技术的FPGA采用Xilinx公司推出的Virtex-4系列产品 XC4VLX40。该FPGA内部具有丰富的资源，包括8个数字时钟管理器(DCM)、 288Kbits的分布RAM、 64X16kByte的Block RAM、 64个XtremeDSP单元、 640个可配置I/0弓l脚。FPGA是本专利技术的数字中心，完成几乎所有的控制逻 辑，包括PCI接口控制模块、RAM控制模块、高速DAC控制模块、雷达波 形控制模块等。高速DAC模块DAC是本专利技术最为关键的模拟器件，其性能直接决定着 模拟信号的质量。而D/A芯片的选择需要严格考虑转换速率、量化比特数、功 耗等因素的影响。目前转换速率达到1.2Gpbs的D/A芯片有ATMEL公司提供 的TS86101G2B和ADI公司提供的AD9736,综合考虑了上述因素本专利技术采用 了 ADI公司的AD9736。 AD9736的转换速率为1.2Gsps、位宽14bits，数据输 入电平采用低电压差分信号电平——LVDS，既提供了足够高的资料变换速率， 又降低了系统的功耗。上述各模块之间通过FPGA模块内部的控制模块实现彼此间的连接，其中 PCI接口控制模块完成FPGA模块与PCI接口模块的对接，控制上位机产生的 数据由PCI接口模块传输到FPGA模块内部；RAM控制模块完成FPGA模块 与RAM模块的对接，实现了数据在FPGA与ZBT-SRAM之间的传输；高速 DAC控制模块完成FPGA模块与高速DAC模块的对接，控制高速DAC模块 产生各种雷达波形。本专利技术一种基于FPGA的UWB雷达信号产生方法，具体为 (1)、波形数据的产生本专利技术提出的UWB雷达信号模拟器是基于直接数字波形合成法，其中波形数据的产生由上位机PC104完成；上位机PC104主要完成各种输出波形的设置，并通过内部软件产生输出波形的采样数据。(2) 、波形数据的传递本专利技术提出的UWB雷达信号模拟器提供一个PC104 (PCI)接口用来实现 波形数据在上位机PC104和FPGA之间的传输，其中波形数据在二者之间的传 输时序及传输模式由PC104 (PCI)接口模块控制实现。(3) 、波形数据的存储FPGA接收来自上位机PC104的采样数据后首先要将采样数据进行存储， 本专利技术采用6片32位宽的ZBT-SRAM存储波形数据，实现100%的总线利用 率；每3个存储器一组，由两个独立的控制器控制，两组既可兵乓工作，也可 同时工作；整个数据的存储过程由FPGA模块和RAM模块共同控制实现。(4) 、波形数据的转换ZBT-SRAM中存储的波形数据最终需要通过数模转换以模拟信号的形式 输出，从而得到实际需求的雷达信号；FPGA模块控制RAM模块按顺序访问 ZBT-SRAM以读取其中存储的波形数据，然后将读取的波形数据依次传递给高 速DAC模±央，最后由FPGA模块控制高速DAC模块完成各本文档来自技高网...
【技术保护点】
一种基于ＦＰＧＡ的ＵＷＢ雷达信号模拟器，其特征在于：该信号模拟器主要包括：ＰＣ１０４接口模块、ＲＡＭ模块、ＦＰＧＡ模块和高速ＤＡＣ模块； ＰＣ１０４接口模块：本专利技术提供一个ＰＣ１０４的主机接口，完成与ＰＣ１０４形式的主机通过ＰＣＩ协议 完成数据传输；ＰＣ１０４接口模块采用ＰＣＩ９０５４芯片，ＰＣＩ９０５４采用了ＰＬＸ公司先进的数据流水线架构，支持三种操作模式，Ｍ模式，Ｃ模式，Ｊ模式，其中Ｊ模式是本地总线的数据线与地址线复用模式，也是本文设计中所采用的模式； ＲＡＭ模 块：本专利技术采用６片３２位宽的ＺＢＴ－ＳＲＡＭ作为数据缓存，实现１００％的总线利用率，最高工作频率为２００ＭＨｚ；每个控制器的最高数据带宽为１２＊１６００Ｍｂｐｓ，可满足当前大多数采样率ＤＡＣ的数据率要求； ＦＰＧＡ模块：本专利技术的ＦＰＧ Ａ采用Ｘｉｌｉｎｘ公司推出的Ｖｉｒｔｅｘ－４系列产品ＸＣ４ＶＬＸ４０；该ＦＰＧＡ内部具有丰富的资源，包括８个数字时钟管理器、２８８Ｋｂｉｔｓ的分布ＲＡＭ、６４×１６ｋＢｙｔｅ的Ｂｌｏｃｋ ＲＡＭ、６４个ＸｔｒｅｍｅＤＳＰ单元、６４０个可配置Ｉ／Ｏ引脚；ＦＰＧＡ完成本专利技术的控制逻辑，包括：ＰＣＩ接口控制模块、ＲＡＭ控制模块、高速ＤＡＣ控制模块、雷达波形控制模块； 高速ＤＡＣ模块：本专利技术中ＤＡＣ芯片选择ＡＤＩ公司的ＡＤ９７３６；ＡＤ９７３６的转换速率为１．２Ｇｓｐｓ、位宽１ ４ｂｉｔｓ，数据输入电平采用低电压差分信号电平－－ＬＶＤＳ，既提供了足够高的资料变换速率，又降低了系统的功耗； 上述各模块之间通过ＦＰＧＡ模块内部的控制模块实现彼此间的连接，其中ＰＣ１０４接口控制模块完成ＦＰＧＡ模块与ＰＣ１０４接口模 块的对接，控制上位机产生的数据由ＰＣ１０４接口模块传输到ＦＰＧＡ模块内部；ＲＡＭ控制模块完成ＦＰＧＡ模块与ＲＡＭ模块的对接，实现了数据在ＦＰＧＡ与ＺＢＴ－ＳＲＡＭ之间的传输；高速ＤＡＣ控制模块完成ＦＰＧＡ模块与高速ＤＡＣ模块的对接，控制高速ＤＡＣ模块产生各种雷达波形。...
【技术特征摘要】
【专利技术属性】
技术研发人员：王俊，李伟，田继华，张玉玺，于鹏飞，张文昊，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：11[中国|北京]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。