一种图像处理加密芯片电路制造技术

本发明专利技术公开了一种图像处理加密芯片电路，包括处理器体系结构，处理器体系结构包括：串并转化模块，用于输入的串行时域数据转化并行数据，输出端分别连接复选模块和控制模块；复选模块，用于将数据按照FFT级数选择传递至蝶形运算模块；控制模块，用于控制旋转因子和设置标志，分别控制复选模块、蝶形运算模块、存储模块和并串转化模块；蝶形运算模块，用于将数据做点基FFT运算并进行加密数据，输出端分别连接复选模块、存储模块和并串转化模块；存储模块，用于存储并转发两级FFT运算的数据，输出端连接复选模块；并串转化模块，用于将从蝶形运算模块输出的并行频域加密数据转化为串行数据输出。本发明专利技术提高了数据处理效率，保证了数据流的安全性。数据流的安全性。数据流的安全性。

【技术实现步骤摘要】
一种图像处理加密芯片电路


[0001]本专利技术涉及电子通信
，具体为一种图像处理加密芯片电路，

技术介绍

[0002]快速傅里叶变换(FFT)在高速实时信号处理中发挥重要的作用。在图像处理领域FFT的应用非常广泛，如图像增强、去噪、特征提取、边缘检测和图像压缩等。随着视频与图像的需求快速增长，也使得FFT成为信息处理技术的关键。然而，图像在传输和存储过程中，面临被窃取、篡改或泄露等风险，目前图像加密领域仍存在易被破解的痛点，软件加密与普通硬件加密都有被解密和信息泄露的风险，对于军事、人脸识别、医学影像等机密领域一旦发生信息泄露或被破解，会造成非常严重的后果。由于超大规模数字芯片生产封装后，具有内部电路不透明的优点，因此设计一种图像处理加密芯片很有必要。现有的大多FFT芯片吞吐率低、缺乏门控时钟功耗大、以基2FFT算法实现居多，这就导致了芯片中乘法器模块复杂、占用ROM资源等问题，且不具备加密功能容易造成信息泄露。

技术实现思路

[0003]本专利技术的目的在于克服现有的缺陷而提供的一种图像处理加密芯片电路，提高了数据处理效率，保证了数据流的安全性。
[0004]实现上述目的的技术方案是：
[0005]一种图像处理加密芯片电路，包括处理器体系结构，所述处理器体系结构包括：
[0006]串并转化模块，用于输入的串行时域数据转化并行数据，输出端分别连接复选模块和控制模块；
[0007]所述复选模块(MUX)，用于将接收到的并行数据按照FFT级数选择传递至蝶形运算模块；
[0008]所述控制模块，用于控制旋转因子和设置标志，分别控制所述复选模块、蝶形运算模块、存储模块和并串转化模块的运行；
[0009]所述蝶形运算模块，用于将数据做16点基4FFT运算，并进行加密数据，输出端分别连接所述复选模块、存储模块和并串转化模块；
[0010]所述存储模块，用于存储并转发两级FFT运算间的数据，输出端连接所述复选模块；
[0011]所述并串转化模块，用于将从所述蝶形运算模块输出的并行频域加密数据转化为串行数据输出。
[0012]优选的，所述蝶形运算模块包括：
[0013]移位器、选择器和超前进位加法器(CLA)，用于组合成移位加法式乘法器，实现数据与旋转因子相乘；
[0014]加密模块，用于对输出并行数据流的结果进行加密；
[0015]所述移位器输出端连接所述选择器，所述选择器根据旋转因子编码选择输出连接
所述超前进位加法器，所述移位器、选择器、超前进位加法器和加密模块以例化的形式内嵌于所述蝶形运算模块中。
[0016]优选的，所述加密模块采用轻量自加密算法动态生成不透明的密钥Key，所述加密模块采用组合逻辑结构设计。
[0017]优选的，所述蝶形运算模块采用2级基4FFT算法，并通过组合逻辑设计为17位有符号移位加法式乘法器，17位所述超前进位加法器低位4由个4bit所述超前进位加法器级联，最高位为符号位。
[0018]优选的，还包括：
[0019]时钟输入端，用于输入时钟信号；
[0020]异步复位端，用于对电路进行复位；
[0021]门控时钟使能端，用于控制时钟的开关；
[0022]所述串并转化模块、复选模块、控制模块、蝶形运算模块、存储模块和并串转化模块输入端均设置有所述时钟输入端、异步复位端和门控时钟使能端。
[0023]优选的，还包括：
[0024]时域数据输入端，用于数据的输入；
[0025]已加密数据输出端，用于输出加密的串行数据；
[0026]信号处理完成端，用于提示解密电路开始接收FFT加密数据包；
[0027]所述串并转化模块的输入端连接所述时域数据输入端；所述并串转化模块的输出端连接所述已加密数据输出端和信号处理完成端。
[0028]优选的，所述已加密数据输出端输出的加密数据流先解密再做进一步图像处理，解密算法过程与加密算法过程一致。
[0029]本专利技术的有益效果是：
[0030]1)本专利技术采用蝶形模块内嵌加密模块，蝶形模块输出运算后的并行数据流，加密模块对其进行加密相比串行加密，进一步的提高了编码效率，同时加密的密钥Key对外不透明，保证了数据流的安全性；
[0031]2)本专利技术使用基4FFT算法，通过对旋转因子编码，使得乘法运算次数相比基2FFT算法减少；同时，在芯片输入接口中加入门控使能端，不同于数据有效标志接口，门控信号无效时，芯片处于睡眠状态，进一步降低系统级功耗；
[0032]3)本专利技术中的乘法器采用组合逻辑设计，通过调用移位器、选择器和超前进位加法器以实现数据与旋转因子相乘，降低了约束时钟周期，从而提供芯片工作频率，增加吞吐率；
[0033]4)本专利技术使用串并转化模块，既保证了并行运算速度快的优势，也减少了芯片的输入输出端的非电源引脚；
[0034]5)本专利技术三级流水线设计，流水线工序分为：读数据、运算和输出数据，提高了数据处理的效率；同时，本专利技术也能异步或同步的应用在嵌入式系统的发送端中。
附图说明
[0035]图1是本专利技术一种图像处理加密芯片电路的硬件结构图；
[0036]图2是本专利技术一种图像处理加密芯片电路的引脚设计框图；
[0037]图3是本专利技术中移位加法式乘法器结构图；
[0038]图4是本专利技术中轻量自加密算法图；
[0039]图5是本专利技术中两级基4算法流图；
[0040]图6是本专利技术一种图像处理加密芯片电路的时序报告图；
[0041]图中：1、处理器体系结构；2、串并转化模块；3、复选模块；4、控制模块；5、蝶形运算模块；501、移位器；502、选择器；503、超前进位加法器；504、加密模块；6、存储模块；7、并串转化模块；8、时钟输入端；9、异步复位端；10、门控时钟使能端；11、时域数据输入端；12、已加密数据输出端；13、信号处理完成端。
具体实施方式
[0042]下面将结合附图对本专利技术的技术方案进行清楚、完整地描述。在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相正对地重要性。
[0043]下面将结合附图对本专利技术作进一步说明。
[0044]如图1
‑
2所示，一种图像处理加密芯片电路，包括处理器体系结构1，处理器体系结构1包括：
[0045]串并转化模块2，用于输入的串行时域数据转化并行数据，输出端分别连接复选模块3和控制模块4；输出的并行数据连接到复选模块3，其输出的串并转化标志信号连接到控本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种图像处理加密芯片电路，其特征在于，包括处理器体系结构（1），所述处理器体系结构（1）包括：串并转化模块（2），用于输入的串行时域数据转化并行数据，输出端分别连接复选模块（3）和控制模块（4）；所述复选模块（3），用于将接收到的并行数据按照FFT级数选择传递至蝶形运算模块（5）；所述控制模块（4），用于控制旋转因子和设置标志，分别控制所述复选模块（3）、蝶形运算模块（5）、存储模块（6）和并串转化模块（7）的运行；所述蝶形运算模块（5），用于将数据做16点基4 FFT运算，并进行加密数据，输出端分别连接所述复选模块（3）、存储模块（6）和并串转化模块（7）；所述存储模块（6），用于存储并转发两级FFT运算间的数据，输出端连接所述复选模块（3）；所述并串转化模块（7），用于将从所述蝶形运算模块（5）输出的并行频域加密数据转化为串行数据输出。2.根据权利要求1所述的一种图像处理加密芯片电路，其特征在于，所述蝶形运算模块（5）包括：移位器（501）、选择器（502）和超前进位加法器（503），用于组合成移位加法式乘法器，实现数据与旋转因子相乘；加密模块（504），用于对输出并行数据流的结果进行加密；所述移位器（501）输出端连接所述选择器（502），所述选择器（502）根据旋转因子编码选择输出连接所述超前进位加法器（503），所述移位器（501）、选择器（502）、超前进位加法器（503）和加密模块（504）以例化的形式内嵌于所述蝶形运算模块（5）中。3.根据权利要求2所述的一种图像处理加密芯片电路，其特...

【专利技术属性】
技术研发人员：刘航宇，彭瑶，杨小莹，景鹏强，罗明，高启超，闫瑞晨，陈一欣，
申请(专利权)人：西北大学，
类型：发明
国别省市：