一种GaAs基P沟道增强型CMOS器件及其制备方法技术

本发明专利技术公开了一种GaAs基P沟道增强型CMOS器件，包括：GaAs缓冲层叠加在衬底上；未掺杂GaAs层叠加在GaAs缓冲层上；未掺杂GaN层叠加在未掺杂GaAs层上位于隔离区的一侧；AlGaN势垒层叠加在未掺杂GaN层上；p

【技术实现步骤摘要】
一种GaAs基P沟道增强型CMOS器件及其制备方法


[0001]本专利技术属于半导体
，具体涉及一种GaAs(砷化镓)基P沟道增强型CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件及其制备方法。

技术介绍

[0002]在一些研发和应用中，传统硅器件在能量转换方面，已经达到了它的物理极限。氮化镓相比传统硅基半导体，有着更加出色的击穿能力，更高的电子密度和电子迁移率，还有更高的工作温度，能够带来低损耗和高开关频率。其中，低损耗可降低导阻带来的发热，高开关频率可减小变压器和电容的体积，有助于减小充电器的体积和重量。GaN(氮化镓)具有更小的Qg(门极电荷)，可以很容易的提升频率，降低驱动损耗。GaN将充电效率、开关速度、产品尺寸和耐热性的优势有机统一，不仅性能优异，应用范围广泛，而且还能有效减少能量损耗和空间的占用。
[0003]目前的GaN基CMOS器件的工作频率和输出功率都很低，不能满足功率集成的要求。图1示出了常规采用GaN
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AlGaN(铝镓氮)
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GaN异质结的CMOS器件结构，其自下而上包括：衬底、缓冲层、未掺杂的GaN层、AlGaN势垒层、以及p
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GaN(p型掺杂GaN)层，通过在器件中间进行刻蚀进行器件分离，分离后左侧结构为p沟道场效应管(p
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FET)，源、漏电极在p
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GaN上形成欧姆接触，采用Al2O3(氧化铝)作为栅介质形成栅电极。右侧结构为n沟道场效应管(n
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FET)，源、漏电极在AlGaN势垒层形成欧姆接触，栅电极在p
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GaN上形成欧姆接触。
[0004]然而，图1所示CMOS器件结构存在以下缺点：
[0005]缺点一：P沟道的二维空穴气浓度和迁移率都比较低，影响器件输出特性；
[0006]缺点二：GaN
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AlGaN异质结界面由极化效应产生的二维空穴气浓度和迁移率都不够高，限制了器件响应速度；
[0007]缺点三：AlGaN材料和GaN材料间存在晶格失配，导致了张应变的产生，进而导致晶体质量的恶化，降低器件性能。

技术实现思路

[0008]为了解决现有技术中所存在的上述问题，本专利技术提供了一种GaAs基P沟道增强型CMOS器件及其制备方法。
[0009]本专利技术要解决的技术问题通过以下技术方案实现：
[0010]一种GaAs基P沟道增强型CMOS器件，包括：
[0011]衬底；
[0012]GaAs缓冲层，叠加在所述衬底之上；
[0013]未掺杂GaAs层，叠加在所述GaAs缓冲层之上；
[0014]p
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FET和n
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FET的隔离区，是以所述未掺杂GaAs层为底面的、用于隔离CMOS器件的p
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FET和n
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FET的空间隔离；
[0015]未掺杂GaN层，叠加在所述未掺杂GaAs层之上，且位于所述隔离区的一侧；
[0016]AlGaN势垒层，叠加在所述未掺杂GaN层之上；
[0017]p
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GaN层，叠加在所述AlGaN势垒层的表面中间区域；
[0018]第一源电极和第一漏电极，分别位于所述p
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GaN层的两侧，且均叠加在所述AlGaN势垒层之上；
[0019]第一栅电极，叠加在所述p
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GaN层之上；
[0020]n
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GaAs层，位于所述隔离区的另一侧，通过对所述未掺杂GaAs层进行n型离子注入形成；
[0021]两个P掺杂区，通过对所述n
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GaAs层进行p型离子注入形成；
[0022]第二源电极和第二漏电极，分别叠加在所述两个P掺杂区之上；其中，所述第二漏电极和所述第一漏电极通过金属互联；
[0023]栅介质层，位于所述两个P掺杂区之间，且叠加在所述n
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GaAs层之上；
[0024]第二栅电极，叠加在所述栅介质层之上。
[0025]可选地，所述衬底包括：GaAs衬底或硅衬底。
[0026]可选地，所述GaAs缓冲层的厚度为3μm～4μm。
[0027]可选地，所述未掺杂GaAs层的厚度为400nm～500nm。
[0028]可选地，所述n
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GaAs层的厚度为200nm～250nm。
[0029]可选地，所述未掺杂GaN层的厚度为100nm～200nm。
[0030]可选地，所述AlGaN势垒层由Al组分为20％～30％的AlGaN材料构成，所述AlGaN势垒层的厚度为20nm～30nm。
[0031]可选地，所述p
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GaN层的厚度为60nm～80nm。
[0032]可选地，所述栅介质层为Si2O3栅介质层，所述Si2O3栅介质层的厚度为5nm～15nm。
[0033]本专利技术还提供了一种GaAs基P沟道增强型CMOS器件的制备方法，包括：
[0034]步骤一、在衬底上由下至上依次生长GaAs缓冲层、未掺杂GaAs层、未掺杂GaN层、AlGaN势垒层以及p
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GaN层；
[0035]步骤二、刻蚀掉当前样品的一侧的p
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GaN层、AlGaN势垒层以及未掺杂GaN层；
[0036]步骤三、对剩余的p
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GaN层进行区域选择性刻蚀，仅保留AlGaN势垒层的表面中间区域的p
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GaN层；
[0037]步骤四、从执行步骤二后暴露出的未掺杂GaAs层上选定隔离区域向下刻蚀，刻蚀深度小于所述未掺杂GaAs层的厚度，形成p
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FET和n
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FET的隔离区；
[0038]步骤五、在执行步骤二后暴露出的、且未经刻蚀过的未掺杂GaAs层上进行n型离子注入，形成n
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GaAs层；
[0039]步骤六、在所述n
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GaAs层上进行p型离子注入，形成两个P掺杂区；
[0040]步骤七、在执行步骤三后暴露出的AlGaN势垒层上分别制备第一源电极和第一漏电极；
[0041]步骤八、在执行步骤三后剩余的p
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GaN层上制备第一栅电极；
[0042]步骤九、在所述两个P掺杂区上分别制备第二源电极和第二漏电极；
[0043]步骤十、在所述两个P掺杂区之间的n
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GaAs层上淀积栅介质层；
[0044]步骤十一、在所述栅介质层上制备第二栅电极；
[0045]步骤十二、使用金属将所述第二漏电极和所述第一漏电极互联在一起。
[0046]可选地，所述第二漏电极和所述第一漏电极均和所述隔离区相邻；
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【技术保护点】

【技术特征摘要】
1.一种GaAs基P沟道增强型CMOS器件，其特征在于，包括：衬底；GaAs缓冲层，叠加在所述衬底之上；未掺杂GaAs层，叠加在所述GaAs缓冲层之上；p
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FET和n
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FET的隔离区，是以所述未掺杂GaAs层为底面的、用于隔离CMOS器件的p
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FET和n
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FET的空间隔离；未掺杂GaN层，叠加在所述未掺杂GaAs层之上，且位于所述隔离区的一侧；AlGaN势垒层，叠加在所述未掺杂GaN层之上；p
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GaN层，叠加在所述AlGaN势垒层的表面中间区域；第一源电极和第一漏电极，分别位于所述p
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GaN层的两侧，且均叠加在所述AlGaN势垒层之上；第一栅电极，叠加在所述p
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GaN层之上；n
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GaAs层，位于所述隔离区的另一侧，通过对所述未掺杂GaAs层进行n型离子注入形成；两个P掺杂区，通过对所述n
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GaAs层进行p型离子注入形成；第二源电极和第二漏电极，分别叠加在所述两个P掺杂区之上；其中，所述第二漏电极和所述第一漏电极通过金属互联；栅介质层，位于所述两个P掺杂区之间，且叠加在所述n
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GaAs层之上；第二栅电极，叠加在所述栅介质层之上。2.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述衬底包括：GaAs衬底或硅衬底。3.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述GaAs缓冲层的厚度为3μm～4μm。4.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述未掺杂GaAs层的厚度为400nm～500nm。5.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述n
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GaAs层的厚度为200nm～250nm。6.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述未掺杂GaN层的厚度为100nm～200nm。7.根据权利要...

【专利技术属性】
技术研发人员：许晟瑞，杨赫，卢灏，许钪，刘旭，徐爽，张涛，张进成，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：