硬件设计编译故障时自动顺序重试制造技术

编译系统访问可由编译器用来编译受测设计(DUT)的编译操作。编译系统可以确定用于编译器执行编译的编译操作序列。编译系统可在DUT的编译期间在操作序列的第一编译操作处检测故障，并且可在检测到故障之后暂停DUT的编译。编译系统可基于DUT的网表的一个或多个网表参数来确定访问的编译操作的第二编译操作。然后，编译系统基于第二编译操作修改编译操作序列，并使用经修改的编译操作序列在第二编译操作处恢复DUT的编译。操作处恢复DUT的编译。操作处恢复DUT的编译。

【技术实现步骤摘要】
【国外来华专利技术】硬件设计编译故障时自动顺序重试
[0001]相关申请的交叉引用
[0002]本申请根据35U.S.C.
§
119(e)要求于2020年12月3日提交的美国临时专利申请序列号63/120，910“Automatic Sequential Retry on Compilation Failure,”的优先权。前述主题的全部内容通过引用并入本文。


[0003]本公开一般涉及用于验证电路设计的仿真系统。具体地，本公开涉及用于提供对编译故障时自动顺序重试的系统和方法

技术介绍

[0004]硬件仿真器可以包括多个(例如，数百个)现场可编程门阵列(FPGA)以仿真由多个集成电路(IC)(诸如中央处理单元(CPU)、图形处理单元(GPU)和芯片上系统(SoC))制成的大电路或系统的硬件设计。在用于测试的给定范围内，任何这种硬件设计或其描述可以被称为受测设计(DUT)。
[0005]DUT可以通过自动划分过程被映射到FPGA上。然而，关键的问题是单个编译故障可能使整个DUT在仿真器上无法工作，并且可能迫使编译从起点恢复。本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种包括经存储的指令的非瞬态计算机可读介质，其中所述经存储的指令在由处理器执行时使所述处理器以：访问多个编译操作，其中编译器使用所述多个编译操作的编译操作序列来执行受测设计(DUT)的编译，所述DUT由网表表征；响应于在所述DUT的所述编译期间在所述编译操作序列的第一编译操作处检测到故障而暂停所述DUT的所述编译；基于所述网表的一个或多个网表参数确定所述多个编译操作中的第二编译操作，其中所述第二编译操作不同于所述第一编译操作；以及在所述第二编译操作处恢复所述DUT的所述编译。2.根据权利要求1所述的非瞬态计算机可读介质，其中所述第一编译操作包括所述编译操作序列中的设计布局。3.根据权利要求2所述的非瞬态计算机可读介质，其中所述故障包括：确定所述DUT的单元的数目超过由耦合至所述编译器的仿真系统分配的可用单元数目。4.根据权利要求1－3中任一项所述的非瞬态计算机可读介质，其中所述第一编译操作包括所述编译操作序列中的设计路由。5.根据权利要求4所述的非瞬态计算机可读介质，其中所述故障包括确定所述设计路由未能遵守多个时序约束。6.根据权利要求1－5中任一项所述的非瞬态计算机可读介质，其中用于确定所述第二编译操作的所述指令包括使所述处理器进行以下操作的指令：将机器学习模型应用于所述一个或多个网表参数，所述机器学习模型被配置为基于历史网表参数和历史编译操作序列来确定所述第二编译操作。7.根据权利要求1－6中任一项所述的非瞬态计算机可读介质，其中所述指令进一步包括使所述处理器进行以下操作的指令：接收命令语言脚本，所述命令语言脚本包括用于基于在所述编译操作序列中检测到的故障和所述一个或多个网表参数来修改所述编译流的多个指令；以及使用所述命令语言脚本在所述编译器处启动所述编译操作序列。8.根据权利要求1－7中任一项所述的非瞬态计算机可读介质，其中所述编译操作序列由所述编译器使用包括对应于所述编译操作序列的多个状态的有限状态机来执行。9.根据权利要求1－8中任一项所述的非瞬态计算机可读介质，其中用于确定所述第二编译操作的指令包括使所述处理器进行以下操作的指令：确定所述第二编译操作被映射到在所述一个或多个网表参数的值的阈值范围内的多个历史网表参数值。10.根据权利要求1－9中任一项所述的非瞬态计算机可读介质，其中所述指令进一步包括使所述处理器进行以下操作的指令：检测使用所述第二编译操作的所述DUT的所述编译是成功的；生成映射所述第二编译操作和所述一个或多个网表参数的记录；以及将所述记录注释为成功编译所述DUT，其中能够使用其他DUT的网表参数查询所述记录以用于另一DUT的后续编译。11.根据权利要求1－10中任一项所述的非瞬态计算机可读介质，其中所述第二编译操
作的操作类型与所述第一编译操作的操作类型相同。12.一种方法，包括：访问多个编译操作，其中编译器使用...

【专利技术属性】
技术研发人员：G，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：