仿真系统的机器学习延迟估计技术方案

一种延迟估计系统，估计仿真系统的DUT的延迟。延迟估计系统接收DUT的逻辑块和连接逻辑块中的一个或多个逻辑块的组合路径。该系统将延迟模型应用于表示组合路径的特征向量，其中延迟模型可以确定组合路径的延迟。延迟模型可以是机器学习模型。该系统使用所确定的延迟生成时序图，并且将时序图提供给编译器以执行DUT的放置和路由。DUT的放置和路由。DUT的放置和路由。

【技术实现步骤摘要】
【国外来华专利技术】仿真系统的机器学习延迟估计
[0001]相关申请的交叉引用
[0002]本申请根据35U.S.C.
§
119(e)要求于2020年12月11日提交的题为“Integrating Machine Learning Delay Estimation In FPGA
‑
Based Emulation Systems”美国临时专利申请序列号63/124，332的优先权。上述申请的主题通过引用整体并入本文。


[0003]本公开涉及使用现场可编程门阵列(FPGA)来仿真被测设计(DUT)，并且具体地涉及在编译DUT以进行仿真时确定DUT的组合路径的行为方面。

技术介绍

[0004]DUT的组合路径的延迟可以用于指导DUT的编译。例如，编译器可以确定FPGA之间的布线或FPGA内的布线的特定放置和路由(P&R)，以减少布线的初始P&R配置的延迟。通常，只有在编译器完成对DUT的编译之后，组合路径的真实延迟才是已知的。常规的解决方案可以是对所有组合路径使用单个延迟估计。然而，这本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种非暂态计算机可读介质，包括用于延迟估计的存储指令，其中所述存储指令在由处理器执行时引起所述处理器：接收被测设计(DUT)的多个逻辑块和连接所述多个逻辑块中的一个或多个逻辑块的组合路径；将延迟模型应用于包括一个或多个正交特征的特征向量，所述一个或多个正交特征表示由于通过编译器对所述DUT进行分割而生成的所述组合路径的导线延迟，所述延迟模型使用表示多个组合路径的多个测量延迟的所述一个或多个正交特征来训练，所述延迟模型确定所述组合路径的所述导线延迟；基于所述组合路径的所述导线延迟来生成时序图；以及将所述时序图提供给所述编译器，以执行所述DUT的放置和路由。2.根据权利要求1所述的非暂态计算机可读介质，其中所述指令还包括在由所述处理器执行时引起所述处理器执行以下操作的指令：使用编译DUT的所述多个组合路径和所述多个组合路径的所述多个测量延迟来生成第一训练数据集；以及使用所述第一训练数据集来训练所述延迟模型。3.根据权利要求2所述的非暂态计算机可读介质，其中所述指令还包括在由所述处理器执行时引起所述处理器执行以下操作的指令：接收所述组合路径的测量延迟，其中所述测量延迟是在所述编译器编译所述DUT之后获取的；以及使用第二训练数据集来重新训练所述延迟模型，所述第二训练数据集使用所述组合路径和所述测量延迟而生成。4.根据权利要求3所述的非暂态计算机可读介质，其中所述使用所述第二训练数据集来重新训练所述延迟模型的指令还包括在由所述处理器执行时引起所述处理器执行以下操作的指令：调节与所述特征向量的多个维度相对应的多个权重；使用经调节的所述多个权重、所述组合路径和所述测量延迟来生成所述第二训练数据集；以及使用所述第二训练数据集来重新训练所述延迟模型。5.根据权利要求1至4中任一项所述的非暂态计算机可读介质，其中所述指令还包括在由所述处理器执行时引起所述处理器执行以下操作的指令：使用以下中的至少一项来生成所述特征向量：所述组合路径上的逻辑电平的数目、所述组合路径上的多个导线的总层次距离、所述组合路径上的所述多个导线的扇出的总和、所述组合路径的时序路径类型、所述组合路径所跨越的多个现场可编程门阵列(FPGA)的寄存器基元填充速率、以及所述多个FPGA的查找表(LUT)基元填充速率。6.根据权利要求1至5中任一项所述的非暂态计算机可读介质，其中所述组合路径是跨越第一数目的FPGA的第一组合路径，其中所述延迟是第一延迟，并且其中所述指令还包括在由所述处理器执行时引起所述处理器执行以下操作的指令：确定跨越第二数目的FPGA的第二组合路径的第二延迟，其中所述第二数目的FPGA少于所述第一数目的FPGA；以及
响应于所述第二延迟大于所述第一延迟，确定所述第二组合路径是关键路径，其中所述编译器向所述第一组合路径分配第一时分复用(TDM)比、并且向所述第二组合路径分配第二TDM比，所述第二TDM比大于所述第一TDM比。7.根据权利要求1至6中任一项所述的非暂态计算机可读介质，其中所述指令还包括在由所述处理器执行时引起所述处理器执行以下操作的指令：跨多个FPGA分割所述DUT的电路设计；以及标识连接在所述组合路径上的所述一个或多个逻辑块。8.根据权利要求7所述的非暂态计算机可读介质，其中所述时序图是第一时序图，其中所述分割所述电路设计的指令包括使用由所述延迟模型生成的第二时序图来分割所述电路设计的指令。9.根据权利要求1至8中任一项所述的非暂态计算机可读介质，其中所述基于所述组合路径的所述导线延迟来生成所述时序图的指令包括执行以下操作的指令：确定所述组合路径的基元延迟；以及使用所述导线延迟和所述基元延迟来确定总组合路径延迟，其中所述时序图包括连接所述DUT的所述多个逻辑块的多个组合路径的多个总组合路径延迟。10.一种用于延迟估计的方法，所述方法包括：接收DUT的多个逻辑块和连接...

【专利技术属性】
技术研发人员：Y，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：