一种地址位译码电路、方法、电子设备和存储介质技术

本发明专利技术提供一种地址位译码电路、方法、电子设备和存储介质，通过第一时钟脉冲信号产生一地址保持脉冲控制信号，控制所述地址译码器在地址位建立时间内完成对地址位的译码，并于所述地址保持脉冲控制信号高电平状态的一瞬间完成地址位的锁存。消除地址译码器译码与锁存产生的延迟，提高ROM读取数据的速度。提高ROM读取数据的速度。提高ROM读取数据的速度。

【技术实现步骤摘要】
一种地址位译码电路、方法、电子设备和存储介质


[0001]本专利技术涉及集成电路领域，特别是涉及一种地址位译码电路、方法、电子设备和存储介质。

技术介绍

[0002]如图1是传统ROM的基本结构，ROM主要由地址译码器、存储阵列及输出控制电路等部分组成，通过地址译码器选中需读取数据的存储体位，输出控制电路对相应的存储体位进行操作及读取相应数据。其中，ROM的数据读取时间为地址译码器的译码及锁存时间再加上输出控制电路执行相关操作所需的时间，因此输出控制电路需要等地址译码器器选中相应存储体后才能进行操作，由此可见，地址译码器译码和锁存的建立时间决定了ROM的数据读取速度。
[0003]传统地址译码器的结构图如图2或3所示，图2中，地址位先经过D触发器进行锁存后再通过与非门和非门组合进行译码，图3为地址位先进行预译码后再进行锁存。不管是先锁存地址位后再全译码或是预先译码后再锁存地址位，如图4和图5的时序图可知，地址位皆会产生延迟，延迟时间的长短会严重影响ROM读取数据速度。虽然图3中的电路结构利用了地址位的建立时间提前做好译码，缩短了译码的时间，但电路仍会产生延迟，同时会使触发器数量翻倍，大大增加成本。如果去掉D触发器，不对地址位进行锁存，系统给出的地址位是不停的变化的，将导致地址位在ROM读取数据的时候乱变，增加功耗，严重的会导致数据读取错误。

技术实现思路

[0004]本专利技术的目的在于，提供一种地址位译码电路、方法、电子设备和存储介质，消除地址译码器译码与锁存产生的延迟，提高ROM读取数据的速度。
[0005]本专利技术提供一种地址位译码电路，包括地址译码器；基于第一时钟脉冲信号产生第二时钟脉冲信号和一地址保持脉冲控制信号；所述地址保持脉冲控制信号与所述第二时钟脉冲信号的频率相同，高低电平占空比不同；所述地址保持脉冲控制信号控制所述地址译码器在地址位建立时间内完成对地址位的译码，并于所述地址保持脉冲控制信号高电平状态的一瞬间时完成对所述地址位的锁存。
[0006]进一步的，所述地址译码器包括锁存器和译码器，当所述地址保持脉冲控制信号处于低电平状态时，控制所述译码器对所述地址位进行译码；当所述地址保持脉冲控制信号处于高电平状态的一瞬间，所述锁存器对所述地址位完成锁存。
[0007]进一步的，所述锁存器包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一非门、第二非门、第三非门、第四非门和第五非门；
所述地址保持脉冲控制信号接入所述第一PMOS管的栅极，并通过所述第一非门接入所述第二NMOS管的栅极；所述第一PMOS管的源极接参考电压，漏极与所述第二PMOS管的源极相连，所述第二PMOS管与所述第一NMOS管共栅后栅极接入地址位输入信号，所述地址位输入信号通过相连的第二PMOS管的漏极以及第一NMOS管的源极后输出至第二非门，并依次经过第二非门和第三非门后输出地址位；经过第二非门、第三非门和第四非门后输出反相地址位；所述第一NMOS管的漏极与所述第二NMOS管的源极相连，所述第二NMOS管的漏极接地；所述第五非门并联在所述第二非门的两端，所述第五非门的输入端与所述第二非门的输出端相连，所述第五非门的输出端与所述第二非门的输入端相连。
[0008]进一步的，所述译码器包括第一与非门、第二与非门、第一或非门和缓冲器；第三地址位与使能信号接入所述第一与非门的输入端，第零地址位、第一地址位、第二地址位接入所述第二与非门的输出端，所述第一与非门的输出端与所述第二与非门的输出端分别与所述第一或非门的输入端相连，所述第一或非门的输出端与所述缓冲器相连后，所述缓冲器输出控制信号。
[0009]本专利技术还提供一种地址位译码方法，所述方法包括步骤：基于第一时钟脉冲信号产生第二时钟脉冲信号和一地址保持脉冲控制信号；所述地址保持脉冲控制信号与所述第二时钟脉冲信号的频率相同，高低电平占空比不同；所述地址保持脉冲控制信号控制地址译码器在地址位建立时间内完成对地址位的译码，并于所述地址保持脉冲控制信号高电平状态的一瞬间时完成对所述地址位的锁存。
[0010]进一步的，当所述地址保持脉冲控制信号处于低电平状态时，控制译码器对所述地址位进行译码；当所述地址保持脉冲控制信号处于高电平状态的一瞬间，完成对所述地址位的锁存，当所述地址保持脉冲控制信号处于高电平时，输出控制电路对锁存地址位存储单元进行相关操作并读取存储单元内容。
[0011]进一步的，当输入低电平的所述地址保持脉冲控制信号，并输入高电平的地址位输入信号时，锁存器将所述地址位传递至译码器进行译码；当所述地址保持脉冲控制信号输入高电平状态的一瞬间，所述锁存器完成锁存。
[0012]进一步的，当使能信号为高电平时，译码器对所述地址位进行译码，当所述使能信号为低电平时，所述译码器停止译码。
[0013]本专利技术还提供一种电子设备，包括：处理器、存储介质和总线，所述存储介质存储有所述处理器可执行的机器可读指令，当所述电子设备运行时，所述处理器与所述存储介质之间通过总线通信，所述处理器执行所述机器可读指令，以执行上述的地址位译码方法。
[0014]本专利技术还提供一种存储介质，所述存储介质上存储有计算机程序，所述计算机程序被处理器运行时执行上述的地址位译码方法。
[0015]相比于现有技术，本专利技术至少具有以下有益效果：本专利技术通过第一时钟脉冲信号产生一地址保持脉冲控制信号和第二时钟脉冲信号，且使得地址保持脉冲控制信号与第二时钟脉冲信号的频率相同，高低电平占空比不同，由地址保持脉冲控制信号，消除地址译码器译码与锁存产生的延迟，提高ROM读取数据的速度。
[0016]进一步的，本专利技术中提供的锁存器和译码器相比于传统的多个D触发器加逻辑门组合成的译码电路，地址译码器的面积小，降低生产成本。
附图说明
[0017]图1为现有技术中的ROM结构示意图；图2为现有技术中的地址译码器的结构示意图；图3为现有技术中的另一地址译码器的结构示意图；图4为现有技术中的地址译码器的时序图；图5为现有技术中的另一地址译码器的另一时序图；图6为本专利技术实施例一中地址译码器的时序图；图7为本专利技术实施例一中地址译码器的结构示意图；图8为本专利技术实施例一中锁存器的结构示意图；图9为本专利技术实施例一中译码器的结构示意图。
具体实施方式
[0018]下面将结合示意图对本专利技术的一种地址位译码电路、方法、电子设备和存储介质的描述，其中展示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。
[0019]在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
实施例一
[0020]本实施例提供消除一种地址位译码电路，具体的，请参考图6，基于第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种地址位译码电路，其特征在于，包括地址译码器；基于第一时钟脉冲信号产生第二时钟脉冲信号和一地址保持脉冲控制信号；所述地址保持脉冲控制信号与所述第二时钟脉冲信号的频率相同，高低电平占空比不同；所述地址保持脉冲控制信号控制所述地址译码器在地址位建立时间内完成对地址位的译码，并于所述地址保持脉冲控制信号高电平状态的一瞬间时完成对所述地址位的锁存。2.如权利要求1所述的一种地址位译码电路，其特征在于，所述地址译码器包括锁存器和译码器，当所述地址保持脉冲控制信号处于低电平状态时，控制所述译码器对所述地址位进行译码；当所述地址保持脉冲控制信号处于高电平状态的一瞬间，所述锁存器完成对所述地址位的锁存。3.如权利要求2所述的一种地址位译码电路，其特征在于，所述锁存器包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一非门、第二非门、第三非门、第四非门和第五非门；所述地址保持脉冲控制信号接入所述第一PMOS管的栅极，并通过所述第一非门接入所述第二NMOS管的栅极；所述第一PMOS管的源极接参考电压，漏极与所述第二PMOS管的源极相连，所述第二PMOS管与所述第一NMOS管共栅后栅极接入地址位输入信号，所述地址位输入信号通过相连的第二PMOS管的漏极以及第一NMOS管的源极后输出至第二非门，并依次经过第二非门和第三非门后输出地址位；经过第二非门、第三非门和第四非门后输出反相地址位；所述第一NMOS管的漏极与所述第二NMOS管的源极相连，所述第二NMOS管的漏极接地；所述第五非门并联在所述第二非门的两端，所述第五非门的输入端与所述第二非门的输出端相连，所述第五非门的输出端与所述第二非门的输入端相连。4.如权利要求3所述的一种地址位译码电路，其特征在于，所述译码器包括第一与非门、第二与非门、第一或非门和缓冲器；第三地址位与使能信号接入所述第一与非门的输入端，第零地址位、第一地址位、第二地址位接入所述第二与非门的输出端，...

【专利技术属性】
技术研发人员：张武，刘华，王建军，卢昌鹏，
申请(专利权)人：上海海栎创科技股份有限公司，
类型：发明
国别省市：