一种防误触发测试模式的控制电路、方法及芯片技术

一种防误触发测试模式的控制电路、方法及芯片，控制电路的有效信号识别模块用于对测试信号进行脉冲计数，并定期清零，生成计数数据信号；响应于脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号。控制电路的测试模式控制模块接收到有效测试信号且确定开关单元处于接通状态时，向待测试电路输出测试模式使能信号；若接收到脉冲计数大于等于第二脉冲个数阈值的计数数据信号，控制开关单元保持断开，以防止待测试电路进入测试模式。由此在实现进入测试模式的高便捷性的同时，不仅在测试阶段能够避免误触发进入测试模式，有助于提高测试精度，而且在用户使用阶段也能够防止误触发进入测试模式，有利于确保电路正常工作。保电路正常工作。保电路正常工作。

【技术实现步骤摘要】
一种防误触发测试模式的控制电路、方法及芯片


[0001]本申请涉及集成电路
，特别是涉及一种防误触发测试模式的控制电路、方法及芯片。

技术介绍

[0002]集成电路测试是确保电路品质的重要环节之一。相关技术中，有的测试方法，仅输入测试信号，即可触发电路直接进入测试模式，而不需要改变引脚的连接方式，以便有助于提高进入测试模式的便捷性。
[0003]然而，当前这种测试模式存在一定弊端。一方面，在测试阶段，容易因杂波干扰，误触发进入测试模式，导致生成错误的测试数据，影响测试精度；另一方面，在用户使用阶段，即不再需要进入测试模式的场景下，也难以避免被误触发进入测试模式，导致影响电路本身以及相关装置正常工作。

技术实现思路

[0004]为了解决现有技术中存在的至少一个问题，本申请的目的在于提供一种防误触发测试模式的控制电路、方法及芯片，在实现进入测试模式的高便捷性的同时，不仅在测试阶段能够避免误触发进入测试模式，有助于提高测试精度，而且在用户使用阶段，也能够防止误触发进入测试模式，有利于确保电路正常工作，提高用户体验。
[0005]为实现上述目的，本申请提供的防误触发测试模式的控制电路，应用于待测试电路，所述控制电路包括，有效信号识别模块，被配置为接收使能信号和测试信号，对所述测试信号进行脉冲计数，并定期清零，生成计数数据信号，发送至测试模式控制模块；所述有效信号识别模块，还响应于所述脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号，发送至所述测试模式控制模块；包括开关单元的测试模式控制模块，被配置为：响应于接收到所述有效测试信号，且确定所述开关单元处于接通状态，则向所述待测试电路输出测试模式使能信号，以控制所述待测试电路进入测试模式；响应于接收到所述脉冲计数大于等于所述第二脉冲个数阈值的计数数据信号，则控制所述开关单元处于断开状态，并保持所述断开状态，以防止所述待测试电路进入测试模式。
[0006]进一步地，所述测试模式控制模块，还包括，开关状态控制单元，被配置为接收所述计数数据信号，并响应于所述计数数据信号的脉冲计数小于等于所述第二脉冲个数阈值，控制所述开关单元处于接通状态，以及响应于所述计数数据信号的脉冲计数大于等于所述第二脉冲个数阈值，控制所述开关单元处于断开状态；开关单元状态识别单元，被配置为识别所述开关单元的状态，生成开关单元状态
信号；第一非门，所述第一非门的输入端用于输入所述开关单元状态信号；与门，所述与门的第一输入端连接所述第一非门的输出端；所述与门的第二输入端用于输入所述有效测试信号；所述与门的输出端用于输出所述测试模式使能信号。
[0007]更进一步地，所述有效信号识别模块，包括，定期清零子模块和计数子模块；其中，所述定期清零子模块，被配置为生成定期清零信号，根据所述定期清零信号对所述脉冲计数进行清零；所述计数子模块，包括，与非门，所述与非门的第一输入端用于输入所述定期清零信号；所述与非门的第二输入端用于输入使能信号；第二非门，所述第二非门的输入端连接所述与非门的输出端；以及，计数D触发器组，包括以第一序列依次耦接的N个计数D触发器；所述N个计数D触发器的使能输入端连接所述第二非门的输出端；在所述第一序列中：第1个计数D触发器，所述第1个计数D触发器的时钟输入端用于输入所述测试信号；所述第1个计数D触发器的正相输出端用于输出对应的计数数据信号；所述第1个计数D触发器的反相输出端连接所述第1个计数D触发器的信号输入端，并连接对应的下一个计数D触发器的时钟输入端；第2个至第（N
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1）个计数D触发器，所述第2个至第（N
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1）个计数D触发器的正相输出端用于输出对应的计数数据信号；所述第2个至第（N
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1）个计数D触发器的反相输出端连接所述第1个计数D触发器的信号输入端，并连接对应的下一个计数D触发器的时钟输入端；其中，第M个计数D触发器的正相输出端还用于输出所述有效测试信号，2<M≤（N
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1）；第N个计数D触发器，所述第N个计数D触发器的正相输出端用于输出对应的计数数据信号；所述第N个计数D触发器的反相输出端连接所述第N个计数D触发器的信号输入端。
[0008]进一步地，所述定期清零子模块，被配置为接收到所述使能信号时开始计时；响应于计时时长至时长阈值，向所述计数模块发送所述定期清零信号。
[0009]进一步地，所述开关单元为熔丝；所述开关状态控制单元，包括N个MOS管；所述N个MOS管的栅极与所述N个计数D触发器的正相输出端一一对应连接，用以输入所述对应的计数数据信号；所述N个MOS管的漏极连接电源电压；所述N个MOS管的源极均连接所述开关单元的一端，并通过所述开关电源的另一端接地。
[0010]进一步地，所述开关单元状态识别单元，包括，第一电流镜，包括第一MOS管和第二MOS管，所述第一MOS管和所述第二MOS管共栅共源，二者的栅极连接偏置电压，二者的源极连接电源电压；第二电流镜，包括第三MOS管和第四MOS管，所述第三MOS管和所述第四MOS管共栅，二者的栅极和所述第三MOS管的漏极均连接所述第一MOS管的漏极，所述第四MOS管的源极连接所述开关单元的一端，并通过所述开关电源的另一端接地；电阻，所述电阻的一端连接所述第三MOS管的源极，所述电阻的另一端接地；射随器，所述射随器的输入端连接所述第二MOS管的漏极和所述第四MOS管的漏极；所述射随器的输出端输出开关单元状态信号。
[0011]更进一步地，所述开关单元状态识别单元，还包括，模数转换器，所述模数转换器连接在所述射随器和所述第一非门之间，用于对所述射随器输出的开关单元状态信号进行模数转换，并将转换后的开关单元状态信号输出至所述第一非门。
[0012]为实现上述目的，本申请还提供的防止误触发进入测试模式的控制方法，应用于待测试电路，所述控制方法包括，有效信号识别模块接收使能信号和测试信号，对所述测试信号进行脉冲计数，并定期清零，生成计数数据信号，发送至测试模式控制模块；所述有效信号识别模块响应于所述脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号，发送至所述测试模式控制模块；包括开关单元的所述测试模式控制模块，响应于接收到所述有效测试信号，且确定所述开关单元处于接通状态，则向所述待测试电路输出测试模式使能信号，以控制所述待测试电路进入测试模式；所述测试模式控制模块响应于接收到所述脉冲计数大于等于所述第二脉冲个数阈值的计数数据信号，则控制所述开关单元处于断开状态，并保持所述断开状态，以防止所述待测试电路进入测试模式。
[0013]为实现上述目的，本申请还提供的防误触发测试模式的电路，包括：如上所述的防误触发测试模式的控制电路。
[0014]为实现上述目的，本申请还提供的芯片，包括：如上所述的防误触发测试模式的电路。
[0015]本申请的一种防误触发测试模式的控制电路、方法及芯片，通过有效信号识别模块接收使能信号和测试信号，对测本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种防误触发测试模式的控制电路，其特征在于，应用于待测试电路，所述控制电路包括，有效信号识别模块，被配置为接收使能信号和测试信号，对所述测试信号进行脉冲计数，并定期清零，生成计数数据信号，发送至测试模式控制模块；所述有效信号识别模块，还响应于所述脉冲计数大于等于第一脉冲个数阈值且小于第二脉冲个数阈值，生成有效测试信号，发送至所述测试模式控制模块；包括开关单元的测试模式控制模块，被配置为：响应于接收到所述有效测试信号，且确定所述开关单元处于接通状态，则向所述待测试电路输出测试模式使能信号，以控制所述待测试电路进入测试模式；响应于接收到所述脉冲计数大于等于所述第二脉冲个数阈值的计数数据信号，则控制所述开关单元处于断开状态，并保持所述断开状态，以防止所述待测试电路进入测试模式。2.根据权利要求1所述的防误触发测试模式的控制电路，其特征在于，所述测试模式控制模块，还包括，开关状态控制单元，被配置为接收所述计数数据信号，并响应于所述计数数据信号的脉冲计数小于等于所述第二脉冲个数阈值，控制所述开关单元处于接通状态，以及响应于所述计数数据信号的脉冲计数大于等于所述第二脉冲个数阈值，控制所述开关单元处于断开状态；开关单元状态识别单元，被配置为识别所述开关单元的状态，生成开关单元状态信号；第一非门，所述第一非门的输入端用于输入所述开关单元状态信号；与门，所述与门的第一输入端连接所述第一非门的输出端；所述与门的第二输入端用于输入所述有效测试信号；所述与门的输出端用于输出所述测试模式使能信号。3.根据权利要求2所述的防误触发测试模式的控制电路，其特征在于，所述有效信号识别模块，包括，定期清零子模块和计数子模块；其中，所述定期清零子模块，被配置为生成定期清零信号，根据所述定期清零信号对所述脉冲计数进行清零；所述计数子模块，包括，与非门，所述与非门的第一输入端用于输入所述定期清零信号；所述与非门的第二输入端用于输入使能信号；第二非门，所述第二非门的输入端连接所述与非门的输出端；以及，计数D触发器组，包括以第一序列依次耦接的N个计数D触发器；所述N个计数D触发器的使能输入端连接所述第二非门的输出端；在所述第一序列中：第1个计数D触发器，所述第1个计数D触发器的时钟输入端用于输入所述测试信号；所述第1个计数D触发器的正相输出端用于输出对应的计数数据信号；所述第1个计数D触发器的反相输出端连接所述第1个计数D触发器的信号输入端，并连接对应的下一个计数D触发器的时钟输入端；第2个至第（N
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1）个计数D触发器，所述第2个至第（N
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1）个计数D触发器的正相输出端用于输出对应的计数数据信号；所述第2个至第（N
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1）个计数D触发器的反相输出端连接所述第1个计数D触发器的信号输入端，并连接对应的下一个计数D触发器的时钟输入端；其中，第M个计数D触发器的正相输出端还用于输出所述有效测试信号，2<M≤（N
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1）...

【专利技术属性】
技术研发人员：樊茂，刘敬东，
申请(专利权)人：盈力半导体上海有限公司，
类型：发明
国别省市：