具有防止误触发进入测试模式的减压式变换电路及芯片制造技术

一种具有防止误触发进入测试模式的减压式变换电路及芯片，减压式变换电路包括：测试模式判断模块，根据来自外部的脉冲信号，生成测试信号发送给计数模块，生成使能信号分别发送给计时模块、计数模块和减压式变换模块；计时模块，响应于计时时长至时长阈值，向计数模块发送定期清零信号；计数模块，若测试信号的脉冲计数小于脉冲个数阈值时接收到定期清零信号，则对当前计数进行清零；若接收到定期清零信号之前，计数数值达到脉冲个数阈值，则向减压式变换模块输出有效测试信号；减压式变换模块，响应于接收到有效测试信号和使能信号，进入测试模式。由此，能够有效防止减压式变换电路因误触发进入测试模式，提高了测试的可靠性和稳定性。性和稳定性。性和稳定性。

【技术实现步骤摘要】
具有防止误触发进入测试模式的减压式变换电路及芯片


[0001]本申请涉及集成电路
，特别是涉及一种具有防止误触发进入测试模式的减压式变换电路及芯片。

技术介绍

[0002]减压式变换电路（BUCK电路）是直流到直流的降压电路。现有技术中，在对减压式变换电路进行测试（如芯片的死区时间测试）时，需要用到其FB（反馈）引脚和EN（使能）引脚，即测试时需断开FB引脚和EN引脚，通过EN引脚接入测试信号，并在FB引脚强制加电源电压。
[0003]然而，采用这种测试模式技术，不仅容易因杂波干扰，如EN引脚耦合开关纹波，导致误触发进入测试模式，而且测试过程中反馈环路在极端状态下工作，严重影响测试的准确度。

技术实现思路

[0004]为了解决现有技术中存在的至少一个问题，本申请的目的在于提供具有防止误触发进入测试模式的减压式变换电路及芯片，能够有效防止减压式变换电路因误触发进入测试模式，提高了测试的可靠性和稳定性。此外，在减压式变换电路进入测试模式时，不需要改变电路引脚连接方式，不仅能够提高测试模式下的工作状态与实际工作状态的一致性，提高了测试的准确度，而且有效提高了测试操作的便捷性。
[0005]为实现上述目的，本申请提供的具有防止误触发进入测试模式的减压式变换电路，包括：测试模式判断模块，被配置为根据来自外部的脉冲信号，生成测试信号发送给计数模块，生成使能信号分别发送给计时模块、计数模块和减压式变换模块；计时模块，被配置为接收到所述使能信号时开始计时；响应于计时时长至时长阈值，向计数模块发送定期清零信号；计数模块，被配置为对接收到的所述测试信号进行脉冲计数；若计数数值小于脉冲个数阈值时接收到所述定期清零信号，则对当前计数进行清零；若接收到所述定期清零信号之前，计数数值达到脉冲个数阈值，则向所述减压式变换模块输出有效测试信号；减压式变换模块，被配置为响应于接收到所述有效测试信号、所述使能信号，进入测试模式。
[0006]进一步地，所述计时模块，包括：第一非门，其输入端连接时钟信号端；其输出端连接计时D触发器组中首端的计时D触发器的时钟输入端；以及，计时D触发器组，包括多个依次耦接的计时D触发器；其中，首端的计时D触发器，其时钟输入端用于输入第一时钟信号；其使能输入端用于输入所述使能信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计时
D触发器的时钟输入端；非首端且非尾端的计时D触发器，其使能输入端用于输入所述使能信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计时D触发器的时钟输入端；尾端的计时D触发器，其使能输入端用于输入所述使能信号；其正相输出端连接所述计数模块，用于向所述计数模块输出所述定期清零信号；其反相输出端连接其信号输入端。
[0007]更进一步地，所述计数模块，包括：与非门，其第一输入端连接所述计时模块的输出端，用于接收所述定期清零信号；其第二输入端用于输入所述使能信号；其输出端连接第二非门的输入端；第二非门，其输出端连接计数D触发器组中计数D触发器的使能输入端；以及，计数D触发器组，包括多个依次耦接的计数D触发器；其中，首端的计数D触发器，其时钟输入端连接所述测试模式判断模块的测试信号输出端，用于输入所述测试信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计数D触发器的时钟输入端；非首端且非尾端的计时D触发器，其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计数D触发器的时钟输入端；尾端的计时D触发器，其正相输出端作为所述计数模块的输出端，用于向所述减压式变换模块输出所述有效测试信号；其反相输出端连接其信号输入端。
[0008]更进一步地，还包括缓冲器；所述缓冲器包括：第三非门，其输入端连接所述测试模式判断模块的使能信号输出端；其输出端连接第四非门的输入端；第四非门，其输出端连接所述计时D触发器的使能输入端，并连接所述与非门的第二输入端。
[0009]进一步地，所述测试模式判断模块，包括：使能信号生成模块，被配置为根据脉冲信号，生成使能信号，以向所述减压式变换电路的减压式变换模块、计时模块和计数模块提供使能；测试信号解析模块，被配置为根据所述脉冲信号，解析出测试信号，并发送至所述计数模块。
[0010]进一步地，所述减压式变换模块，包括：低压降稳压单元，被配置为接收所述使能信号，分别向时钟发生单元、调制单元和驱动单元供电；时钟发生单元，被配置为生成第二时钟信号，并发送至采样单元和所述调制单元；采样单元，被配置为根据所述第二时钟信号和MOS管驱动信号生成电流采样信号和反馈信号，并发送至所述调制单元；调制单元，被配置为根据所述第二时钟信号、所述电流采样信号、所述反馈信号和所述有效测试信号生成高边控制信号和低边控制信号，并发送至驱动单元；驱动单元，被配置为根据所述高边控制信号、所述低边控制信号和电感电压信号生成所述MOS管驱动信号，发送至所述采样单元，以对所述采样单元中的MOS管进行驱动控制。
[0011]更进一步地，所述调制单元，包括：误差放大器，用于根据参考电压和反馈信号，生成误差放大信号，发送至比较器；比较器，用于根据所述误差放大信号和所述电流采样信号，生成比较信号，发送至脉冲宽度调制器；脉冲宽度调制器，用于根据所述第二时钟信号、所述比较信号和所述有效测试信号，生成高边控制信号和低边控制信号，发送至所述驱动单元。
[0012]进一步地，所述驱动单元，包括：高边驱动模块，用于根据所述高边控制信号和所述电感电压信号，生成第一MOS管驱动信号和第二MOS管驱动信号，发送至所述采样单元；低边驱动模块，用于根据所述低边控制信号生成第三MOS管驱动信号，发送至所述采样单元。
[0013]进一步地，所述采样单元，包括：采样电阻，其一端连接电源电压；其另一端连接第一MOS管的漏极；电流感测和补偿模块，用于根据所述第二时钟信号和所述采样电阻两端的采集电流，生成所述电流采样信号，并发送至所述调制单元；第一MOS管，其栅极连接所述驱动单元的第一MOS管驱动信号输出端；其与第二MOS管共源极，并连接所述驱动单元的电感电压信号输入端和续流电感的一端；第二MOS管，其栅极连接所述驱动单元的第二MOS管驱动信号输出端；其漏极连接所述电源电压；第三MOS管，其栅极连接所述驱动单元的第三MOS管驱动信号输出端；其漏极连接所述第二MOS管的源极，其源极接地；续流电感，其另一端连接所述减压式变换模块的输出端；滤波电容，其一端连接所述减压式变换模块的输出端；其另一端接地；第一电阻，其一端连接所述减压式变换模块的输出端；另一端连接所述调制单元的反馈信号输入端，并通过第二电阻接地；第二电阻。
[0014]为实现上述目的，本申请还提供的芯片，包括如上所述的具有防止误触发进入测试模式的减压式变换电路。
[0015]本申请的具有防止误触发进入测试模式的减压式变换电路及芯片，通过测试模式判断模块根据来自外部的脉冲信号，生成测试信号发送给计数模块，生成使能信号分别发送给计时模块、计数模块和减压式变换模块，并通过本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有防止误触发进入测试模式的减压式变换电路，其特征在于，包括：测试模式判断模块，被配置为根据来自外部的脉冲信号，生成测试信号发送给计数模块，生成使能信号分别发送给计时模块、所述计数模块和减压式变换模块；计时模块，被配置为接收到所述使能信号时开始计时；响应于计时时长至时长阈值，向计数模块发送定期清零信号；计数模块，被配置为对接收到的所述测试信号进行脉冲计数；若计数数值小于脉冲个数阈值时接收到所述定期清零信号，则对当前计数进行清零；若接收到所述定期清零信号之前，计数数值达到脉冲个数阈值，则向所述减压式变换模块输出有效测试信号；减压式变换模块，被配置为响应于接收到所述有效测试信号、所述使能信号，进入测试模式。2.根据权利要求1所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，所述计时模块，包括：第一非门，其输入端连接时钟信号端；其输出端连接计时D触发器组中首端的计时D触发器的时钟输入端；以及，计时D触发器组，包括多个依次耦接的计时D触发器；其中，首端的计时D触发器，其时钟输入端用于输入第一时钟信号；其使能输入端用于输入所述使能信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计时D触发器的时钟输入端；非首端且非尾端的计时D触发器，其使能输入端用于输入所述使能信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计时D触发器的时钟输入端；尾端的计时D触发器，其使能输入端用于输入所述使能信号；其正相输出端连接所述计数模块，用于向所述计数模块输出所述定期清零信号；其反相输出端连接其信号输入端。3.根据权利要求2所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，所述计数模块，包括：与非门，其第一输入端连接所述计时模块的输出端，用于接收所述定期清零信号；其第二输入端用于输入所述使能信号；其输出端连接第二非门的输入端；第二非门，其输出端连接计数D触发器组中计数D触发器的使能输入端；以及，计数D触发器组，包括多个依次耦接的计数D触发器；其中，首端的计数D触发器，其时钟输入端连接所述测试模式判断模块的测试信号输出端，用于输入所述测试信号；其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计数D触发器的时钟输入端；非首端且非尾端的计时D触发器，其正相输出端悬空；其反相输出端连接其信号输入端，并连接下一个计数D触发器的时钟输入端；尾端的计时D触发器，其正相输出端作为所述计数模块的输出端，用于向所述减压式变换模块输出所述有效测试信号；其反相输出端连接其信号输入端。4.根据权利要求3所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，还包括缓冲器；所述缓冲器包括：第三非门，其输入端连接所述测试模式判断模块的使能信号输出端；其输出端连接第四非门的输入端；
第四非门，其输出端连接所述计时D触发器的使能输入端，并连接所述与非门的第二输入端。5.根据权利要求1所述的具有防止误触发进入测试模式的减压式变换电路，其特征在于，所述测试模式判断模块，包括：使能信号生成模块，被配置...

【专利技术属性】
技术研发人员：樊茂，杨永华，
申请(专利权)人：盈力半导体上海有限公司，
类型：发明
国别省市：