具有单独可选元素及成组复制的流式传输引擎制造技术

本申请涉及具有单独可选元素及成组复制的流式传输引擎。一种在数字数据处理器中使用的流式传输引擎(2800)指定由多个嵌套循环限定的固定只读数据流。地址产生器(2811、2821)产生数据元素的地址。流磁头寄存器(2818、2828)存储接着将供应到功能单元的数据元素以用作操作数。元素复制单元以指令指定次数任选地复制数据元素。向量掩模单元将从所述元素复制单元接收到的数据元素限于指令指定的向量长度内的最低有效位。如果所述向量长度小于流磁头寄存器大小，那么所述向量掩模单元将所有0存储于所述流磁头寄存器的过量通路中(停用成组复制)或将所述最低有效位的复制副本存储于所述流磁头寄存器(2818、2828)的过量通路中。中。中。

【技术实现步骤摘要】
具有单独可选元素及成组复制的流式传输引擎
[0001]分案申请的相关信息
[0002]本案是分案申请。该分案的母案是申请日为2017年12月29日、申请号为201780070308.5、专利技术名称为“具有单独可选元素及成组复制的流式传输引擎”的专利技术专利申请案。


[0003]本专利技术大体上涉及数字数据处理，且更确切地说，涉及对用于提取操作数的流式传输引擎的控制。

技术介绍

[0004]现代数字信号处理器(DSP)面临多种挑战。工作负载持续增加，需要增加带宽。片上系统(SOC)的大小及复杂性持续增长。存储器系统时延严重影响某些类别的算法。随着晶体管变小，存储器及寄存器变得较不可靠。随着软体堆叠变大，潜在的相互作用及误差的数目变大。
[0005]存储器带宽及调度为对实时数据进行操作的数字信号处理器的问题。对实时数据进行操作的数字信号处理器通常接收输入数据流、对数据流执行滤波函数(例如编码或解码)，及输出经变换数据流。由于应用程序在经变换数据流在调度时不可用于输出的情况下失效，系统被称作实时。典型视频编码需要可预测但非依序的输入数据模式。通常，对应存储器存取在可用的地址产生及存储器存取资源内难以实现。典型应用要求存储器存取数据寄存器文件中的负载数据寄存器且接着供应到执行数据处理的功能单元。

技术实现思路

[0006]本专利技术为一种数字信号处理器中采用的流式传输引擎。通过将对应参数存储于控制寄存器中来指定固定数据流序列。数据流包含多个嵌套循环。一旦开始，数据流为只读的且不能写入。这通常对应于对实时滤波操作的需要。
[0007]流式传输引擎包含产生数据元素的地址的地址产生器及存储接着将供应到功能单元的数据元素以用作操作数的流磁头寄存器。流式传输引擎在流数据由流缓冲器中的中央处理单元核心使用之前提取流数据。流磁头寄存器的大小较佳地匹配功能单元的操作性数据大小。指令优选地包含具有对应于寄存器的译码、流只读操作数译码及流读取及前进操作数译码的第一子集的操作数字段。
[0008]流引擎包含以指令指定次数任选地复制数据元素的元素复制单元。在优选实施例中，元素数据大小及此元素复制因子的乘积可导致经复制元素溢出流磁头寄存器。
[0009]流引擎包含具有两个主要功能的向量掩模/成组复制单元。独立指定的向量长度控制供应到每一输出数据向量的数据元素。向量掩模/成组复制单元将从元素复制单元接收到的数据元素限于指令指定的向量长度内的最低有效位。当成组复制断开时，输出数据向量中的过量通路经零填充。当成组复制接通时，指定向量长度的输入数据元素经复制以
填充输出数据向量。
[0010]元素复制及成组复制是独立的。应注意，这些特征包含独立的规格及参数设定。因此，元素复制及成组复制可一起或单独使用。归因于指定这些的方式，元素复制准许溢出到下一向量，而成组复制并不如此。
附图说明
[0011]图式中说明这些和其它态样，其中：
[0012]图1说明根据本专利技术的一个实施例的双标量/向量数据路径处理器；
[0013]图2说明图1中所说明的双标量/向量数据路径处理器中的寄存器及功能单元。
[0014]图3说明全局标量寄存器文件；
[0015]图4说明由算术功能单元共享的局部标量寄存器文件。
[0016]图5说明由乘法功能单元共享的局部标量寄存器文件；
[0017]图6说明由加载/存储单元共享的局部标量寄存器文件。
[0018]图7说明全局向量寄存器文件；
[0019]图8说明谓词寄存器文件；
[0020]图9说明由算术功能单元共享的局部向量寄存器文件；
[0021]图10说明由乘法及相关功能单元共享的局部向量寄存器文件；
[0022]图11说明根据本专利技术的优选实施例的中央处理单元的管线阶段；
[0023]图12说明单个提取分组的十六个指令；
[0024]图13说明由本专利技术使用的指令的指令译码的一实例；
[0025]图14说明条件码扩展时隙0的位译码；
[0026]图15说明条件码扩展时隙1的位译码；
[0027]图16说明常量扩展时隙0的位译码；
[0028]图17为说明常量扩展的部分框图；
[0029]图18说明根据本专利技术的用于SIMD操作的进位控制；
[0030]图19说明本专利技术的流式传输引擎的概念图；
[0031]图20说明本专利技术的格式化操作的序列；
[0032]图21说明向量中的通路分配的第一实例；
[0033]图22说明向量中的通路分配的第二实例；
[0034]图23说明基本二维流；
[0035]图24说明图21的实例流内的元素的次序；
[0036]图25说明从较大矩形提取较小矩形；
[0037]图26说明流式传输引擎将用4字节的转置粒度提取此实例的流的方式；
[0038]图27说明流式传输引擎将用8字节的转置粒度提取此实例的流的方式；
[0039]图28说明本专利技术的流式传输引擎的细节；
[0040]图29说明本专利技术的流模板寄存器；
[0041]图30说明本专利技术的流模板寄存器的标志字段的子字段定义；
[0042]图31说明本专利技术的复制块；
[0043]图32说明向量长度掩模/成组复制块；
[0044]图33
‑
37说明用于DIMFMT值的流模板寄存器的位的定义；
[0045]图38说明流输入操作数译码。
具体实施方式
[0046]图1说明根据本专利技术的优选实施例的双标量/向量数据路径处理器。处理器100包含分离的一级指令高速缓存(L1I)121及一级数据高速缓存(L1D)123。处理器100包含保存指令及数据两者的二级组合式指令/数据高速缓存(L2)130。图1说明一级指令高速缓存121与二级组合式指令/数据高速缓存130之间的连接(总线142)。图1说明一级数据高速缓存123与二级组合式指令/数据高速缓存130之间的连接(总线145)。在处理器100的优选实施例中，二级组合式指令/数据高速缓存130存储指令以备份一级指令高速缓存121且存储数据以备份一级数据高速缓存123。在优选实施例中，二级组合式指令/数据高速缓存130以图1中未说明的方式进一步连接到更高级高速缓存及/或主存储器。在优选实施例中，中央处理单元核心110、一级指令高速缓存121、一级数据高速缓存123及二级组合式指令/数据高速缓存130形成于单个集成电路上。这一信号集成电路任选地包含其它电路。
[0047]中央处理单元核心110如由指令提取单元111所控制的从一级指令高速缓存121提取指令。指令提取单元111确定待执行的下一些指令且召回这类指令的提取分组大小的集。下文进一步详述提取分组的本质及大小。如所属领域中已知的，在高速缓存命中(如果指令存储在一级指令高速缓存121中)之后，从一级指令高速缓存121直接提取这些指令。在高速缓存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，其包括：从计算系统的存储器接收存储在所述存储器中的多个数据元素；基于元素复制因子将复制应用于所述多个数据元素中的每个数据元素，以产生一组复制的数据元素；及将所述一组复制的数据元素作为数据流的至少一部分提供给所述计算系统的处理核心的功能单元。2.根据权利要求1所述的方法，其中通过访问经配置以存储流定义模板的寄存器来确定所述元素复制因子，所述流定义模板包括含有所述元素重复因子的字段。3.根据权利要求2所述的方法，其中所述元素复制因子是2的整数幂。4.根据权利要求3所述的方法，其中所述元素重复因子可选择为因子2、4、8、16、32和64中的一个。5.根据权利要求1所述的方法，其中所述存储器是所述计算系统的分层存储器系统的第一存储器，且其中所述第一存储器在层级上不是最靠近所述处理核心的。6.根据权利要求5所述的方法，其中所述分层存储器系统包括作为一级L1高速缓存的第二存储器，且其中所述第一存储器在层级上高于所述L1高速缓存。7.根据权利要求6所述的方法，其中，所述第一存储器是二级L2高速缓存。8.一种数据处理设备，包括：存储器；处理核心，其具有经配置以基于与提供给所述处理核心的指令相对应的操作数来执行数据处理操作的功能单元；及流数据处理逻辑，其经配置以接收存储在所述存储器中的第一组数据元素，并将基于所述第一组数据元素的第二组数据元素作为数据流提供给所述处理核心，其中所述流数据处理逻辑包括：地址产生器，其经配置以生成与所述存储器中的位置相对应的地址；缓冲器，其经配置以存储从所述存储器中的与生成的所述地址相对应的所述位置接收的所述第一组数据元素；向量长度掩模单元，其经配置以根据向量长度将所述第一组数据元素限制为多个最低有效位以产生所述第二组数据元素；第一寄存器，其经配置以存储从所述向量长度掩模单元接收的所述第二组数据元素；及输出，其将存储在所述第一寄存器中的所述第二组数据元素作为所述数据流的至少一部分提供给所述处理核心。9.根据权利要求8所述的数据处理设备，其进一步包括第二寄存器，所述第二寄存器可被所述流数据处理逻辑访问且经配置以存储流定义模板，所述流定义模板包括指定所述第二组数据元素的元素大小的元素大小字段和指定所述向量长度的向量长度字段。10.根据权利要求9所述的数据处理设备，其中所述第一寄存器基于所述元素大小可划分为多个通路，且所述第一寄存器经配置以每通路存储一个数据元素。11.根据权利要求10所述的数据处理设备，其中：与提供给所述处理核心的所述指令相对应的所述操作数具有与所述功能单元的功能
单元数据大小相对应的大小；所述第一寄存器具有与所述功能单元数据大小相对应的大小；和所述向量长度掩模单元经配置以当所述向量长度小于所述功能单元数据大小时，将零值存储在所述第一寄存器的多余通路中。12.根据权利要求10所述的数据处理设备，其中：与提供给所述处理核心的所述指令相对应的所述操作数具有与所述功能单元的功能单元数据大小相对应的大小；所述第一寄存器具有与所述功能单元数据大小相对应的大小；所述向量长度掩模单元经配置以当所述向量长度小于所述功能单元数据大小且所述向量长度掩模单元的成组复制状态被禁用时，将零值存储在所述第一寄存器的多余通路中；及所述向量长度掩模单元经配置以当所述向量长度小于所述功能单元数据大小且所述向量长度掩模单元的成组复制状态被启用时，将所述第一组数据元素的最低有效位的复制拷贝存储在所述第一寄存器的所述多余通路中。13.根据权利要求12所述的数据处理设备，其中所述流定义模板进一步包括成组复制字段以指定所述向量长度掩模单元的所述成组复制状态是被启用的还是被禁用的。14.根据权利要求8所述的数据处理设备，其包括数据总线，所述数据总线耦合到所述流数据处理逻辑的所述输出且耦合到所述处理核心，其中所述数据流经由所述数据总线提供到所述处理核心，且所述数据总线可划分为多个大小相等的通路。15.根据权利要求8所述的数据处理设备，其包括分层存储器系统，所述分层存储器系统包括一级L1高速缓存和二级L2高速缓存，其中所述存储器是所述L2高速缓存。16.根据权利要求15所述的数据处理设备，其中所述流数据处理逻辑经配置以提供经由数据路径的所述数据流的所述第二组数据元素从所述L2高速缓存到所述处理核心的传输，所述数据路径不包括所述L1高速缓存。17.一种电路装置，其包括：处理器，其包括向量数据路径；控制器，其耦合到所述处理器的所述向量数据路径；及存储器，其耦合到所述控制器且经配置以存储一组数据元素，其中所述控制器包括：第一寄存器，其经耦合以从所述存储器接收所述一组数据元素；一组多路复用器，其中的每一者包括：耦合到所述第一寄存器的相应的一组数据输入；相应的控制输入；以及相应的输出；多路复用器控制器，其包括经耦合以接收元素复制因子的输入和耦合到所述一组多路复用器的所述控制输入的一组输出，其中所述多路复用器控制器经配置以基于所述元素复制因子确定是否致使所述一组多路复用器复制所述一组数据元素中的元素或是提供未复制的所述一组数据元素以产生向量；及第二寄存器，其耦合到所述一组多路复用器以接收所述向量且耦合到所述向量数据路径以将所述向量提...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：