一种半导体器件及其制备方法技术

本发明专利技术涉及一种半导体器件及其制备方法，所述半导体器件的管芯结构包括第一管芯、第二管芯和散热结构，所述第一管芯包括第一区域和第二区域，所述第一区域为所述第一管芯的功能区，所述第二管芯位于所述第一管芯的第二区域的上方，所述第一管芯与所述第二管芯通过第一导电层电连接；所述散热结构与所述第二管芯具有导热接触；其中，所述第一管芯和所述第二管芯位于同一封装体中。本发明专利技术提供的半导体器件既减小了封装尺寸，也减小了因增加额外材料及引线而引起的寄生参数，且整体器件的散热特性好。好。好。

【技术实现步骤摘要】
一种半导体器件及其制备方法


[0001]本专利技术涉及一种半导体
，特别地涉及一种半导体器件及其制备方法。

技术介绍

[0002]在半导体器件领域，基于应用场景，常常需要将两个或两个以上的器件封装在一起构成一个具有一定功能的半导体器件，既能提高器件集成度，又减少了由于器件之间的外部电连接而引入的寄生参数，因而这种形式的器件得到了广泛的应用。
[0003]参见图1，图1是公告号为CN 218160367 U、名称为“Cascode封装结构”的中国专利技术专利公开的一种Cascode封装结构示意图。图中的Cascode器件包括金属
‑
氧化物半导体场效应晶体管(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor,简称金氧半场效晶体管或MOSFET)芯片和高电子迁移率晶体管(High electron mobility transistor,简称HEMT)芯片，HEMT芯片为一种氮化镓(GaN)基半导体芯片，其直接封装在基岛上，而MOSFET芯片通过基板间接封装在基岛上，基岛封装在引线框架上。MOSFET芯片和HEMT芯片之间通打线的方式电连接。图1中的Cascode封装结构引入了基板，MOSFET芯片和HEMT芯片并列水平设置，增加了封装尺寸，不利于器件的小型化，提高了器件成本，而且还引入了较大的寄生参数。
[0004]参见图2，图2是公告号为US8847408B2、名称为“封装中堆叠有FET的Ⅲ族氮化物晶体管(
Ⅲ‑
Nitride Transistor Stacked With FET in a Package)”的美国专利公开的一种封装结构示意图，其中的硅基MOSFET芯片放置于Ⅲ族氮化物晶体管之上，虽然能够获得更小的封装尺寸，但是硅基MOSFET芯片的散热路径需要经过Ⅲ族氮化物晶体管，增加了硅基MOSFET芯片散热路径长，导致硅基MOSFET芯片散热特性差，而且会导致Ⅲ族氮化物晶体管的热量分布不均匀，影响Ⅲ族氮化物晶体管的性能。

技术实现思路

[0005]针对现有技术中存在的技术问题，本专利技术提出了一种半导体器件及其制备方法，用以解决半导体器件散热特性与封装尺寸无法兼顾的技术问题。
[0006]为了解决上述技术问题，本专利技术提供了一种半导体器件，其管芯结构包括第一管芯和第二管芯，所述第一管芯包括第一区域和第二区域，所述第一区域为所述第一管芯的功能区，其中包括由III
‑
V族半导体层构成的第一异质结和多个第一电极，所述多个第一电极中的部分第一电极与所述第一异质结耦合；所述第二管芯位于所述第一管芯的第二区域的上方，所述第二管芯包括多个第二电极，多个第一电极中的部分第一电极通过第一导电层电连接多个第二电极中的部分第二电极；其中，所述第一管芯和所述第二管芯位于同一封装体中。
[0007]为了解决上述技术问题，本专利技术提供了一种上述半导体器件的制备方法，其中包括：
[0008]提供第一管芯，其包括第一区域和第二区域，所述第一区域为所述第一管芯的功
能区，其中包括由III
‑
V族半导体层构成的第一异质结和多个第一电极，所述多个第一电极中的部分第一电极与所述第一异质结耦合；
[0009]在所述第一管芯的所述第二区域的上方提供第二管芯，所述第二管芯包括多个第二电极；以及
[0010]提供第一导电层用以电连接所述多个第一电极中的部分第一电极和多个第二电极中的部分第二电极；
[0011]其中，所述第一管芯和所述第二管芯在同一封装体中。
[0012]为了解决上述技术问题，本专利技术还提供了一种半导体器件，其包括：
[0013]第一管芯，其包括第一区域和第二区域，所述第一区域为所述第一管芯的功能区；以及
[0014]第二管芯，所述第二管芯位于所述第一管芯的第二区域的上方，所述第一管芯与所述第二管芯通过第一导电层电连接；以及
[0015]散热结构，所述散热结构与所述第二管芯具有导热接触；
[0016]其中，所述第一管芯和所述第二管芯位于同一封装体中。
[0017]为了解决上述技术问题，本专利技术还提供了一种上述半导体器件的制备方法，其中包括：
[0018]提供第一管芯，其包括第一区域和第二区域，所述第一区域为所述第一管芯的功能区；
[0019]在所述第一管芯的所述第二区域的上方提供第二管芯；
[0020]提供第一导电层用以电连接所述第一管芯与所述第二管芯；以及
[0021]提供散热结构，所述散热结构与所述第二管芯具有导热接触；
[0022]其中，所述第一管芯和所述第二管芯在同一封装体中。
[0023]为了解决上述技术问题，本专利技术还提供了一种共源共栅级联功率器件，其管芯结构包括：
[0024]耗尽型GaN管芯，其包括有源区和无源区，其中所述有源区包括由III
‑
V族半导体层构成的第一异质结及HEMT源极、HEMT栅极和HEMT漏极，所述HEMT源极和HEMT漏极与所述第一异质结耦合；以及
[0025]增强型MOSFET管芯，其包括MOSFET漏极、MOSFET源和极MOSFET栅极，所述增强型MOSFET管芯位于所述无源区上方；
[0026]其中，所述HEMT源极与所述MOSFET漏极通过第一导电层电连接；所述耗尽型GaN管芯和所述增强型MOSFET管芯位于同一封装体中。
[0027]为了解决上述技术问题，本专利技术还提供了一种共源共栅级联功率器件的制备方法，包括以下步骤：
[0028]提供耗尽型GaN管芯，其包括有源区和无源区，其中所述有源区包括由III
‑
V族半导体层构成的第一异质结及HEMT源极、HEMT栅极和HEMT漏极，所述HEMT源极和HEMT漏极与所述第一异质结耦合；
[0029]在所述耗尽型GaN管芯的所述无源区的上方提供增强型MOSFET管芯；以及
[0030]在所述耗尽型GaN管芯的有源区提供延伸到所述无源区的第一导电层，至少用以电连接所述HEMT源极和增强型MOSFET管芯的MOSFET漏极；
[0031]其中，所述耗尽型GaN管芯和所述增强型MOSFET管芯位于在同一封装体中。
[0032]为了解决上述技术问题，本专利技术还提供了一种驱动合封功率器件，其管芯结构包括：
[0033]GaN管芯，其包括第一区域和第二区域，所述第一区域中制备有HEMT的源极、栅极和漏极；
[0034]控制管芯，其位于所述第二区域上方，包括驱动电路或其一部分，所述控制管芯至少包括驱动输入端和驱动输出端；以及
[0035]导电层，其至少在所述第一区域电连接所述HEMT的栅极，并延伸到所述第二区域电连接所述驱动输出端；
[0036]其中，所述GaN管芯和所述控制管芯位于同一封装体中。
[0037]为了本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其管芯结构包括：第一管芯，其包括第一区域和第二区域，所述第一区域为所述第一管芯的功能区；第二管芯，所述第二管芯位于所述第一管芯的第二区域的上方，所述第一管芯与所述第二管芯通过第一导电层电连接；以及散热结构，所述散热结构与所述第二管芯具有导热接触；其中，所述第一管芯和所述第二管芯位于同一封装体中。2.根据权利要求1所述的半导体器件，其中所述第一区域中包括多个第一电极，所述第二管芯包括多个第二电极，多个第一电极中的部分第一电极通过第一导电层电连接多个第二电极中的部分第二电极。3.根据权利要求2所述的半导体器件，其中所述第一导电层在所述第一区域与多个第一电极中的一个第一电极电连接，并延伸至所述第二区域，至少覆盖部分所述第二区域；所述第二管芯的一个第二电极置于所述第二管芯下方；所述第二管芯位于延伸至部分所述第二区域的所述第一导电层上方，所述第二管芯下方的第二电极与所述第一导电层电连接。4.根据权利要求1
‑
3中任一所述的半导体器件，其中所述第一区域为所述第一管芯的有源区，所述第二区域为所述第一管芯的无源区。5.根据权利要求1所述的半导体器件，其中所述散热结构为导热件，其粘结面通过绝缘导热胶与所述第二管芯表面粘接在一起，其散热面露出封装体。6.根据权利要求1所述的半导体器件，其中散热结构为引线框架，且所述第二区域为刻蚀后得到的厚度小于所述第一区域厚度的区域。7.根据权利要求1所述的半导体器件，其中散热结构...

【专利技术属性】
技术研发人员：王乐知，黎子兰，
申请(专利权)人：广东致能科技有限公司，
类型：发明
国别省市：