用于柱单元PCM的原位漂移减轻衬垫制造技术

一种用于在相变材料(PCM)器件堆叠的侧壁上形成原位漂移减轻衬垫的方法，包括：提供中间器件，所述中间器件包括衬底(所述衬底包括底部布线部分)、底部电极金属层、漂移减轻衬垫层、有源区域层、碳层、顶部电极金属层；图案化所述顶部电极金属层以形成顶部电极；执行第一中间角度离子束蚀刻(IBE)，蚀刻形成在所述漂移减轻衬垫上的所述碳层和所述有源区域层，以形成所述PCM器件堆叠的碳部分和有源区域部分；以及执行低角度IBE，蚀刻所述漂移减轻衬垫，并且将从所述漂移减轻衬垫蚀刻的材料作为导电衬垫材料再沉积在包括所述碳部分、有源区域部分和顶部电极的暴露部分的所述PCM器件堆叠的侧壁上。叠的侧壁上。叠的侧壁上。

【技术实现步骤摘要】
【国外来华专利技术】用于柱单元PCM的原位漂移减轻衬垫

技术介绍

[0001]本专利技术涉及半导体器件，并且更具体地涉及在离子束蚀刻期间在相变存储器(PCM)器件的侧壁上形成原位漂移减轻衬垫的方法。
[0002]相变存储器(PCM)基于硫属化物玻璃材料，当施加合适的电流时，硫属化物玻璃材料将其相从结晶变成非晶并且再次变回。GST合金(锗
‑
锑
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碲或Ge2Sb2Te5)是一种这样的硫属化物玻璃材料。每个相具有不同的电阻水平，该电阻水平稳定直到该相被改变。PCM器件中的最大和最小电阻水平是二进制1或0值的基础。
[0003]在PCM器件的电编程期间，相变材料中的至少一些(或在一些情况下全部)经历相变，其改变PCM器件的电阻。
[0004]相变材料遭受电阻漂移，显著地在非晶相中，其中，电阻根据幂律随时间增加。对于其中计算需要多个状态的模拟计算应用，需要减轻电阻漂移。
[0005]这样做的一种方式是通过使用导电衬垫，该导电衬垫可以通过并行地充当可变电阻器来分离PCM单元的写入和读取路径。对于基于PVD的柱状单元，这涉及在GST填充物周围沉积导电衬垫。然而，RIE后的空气暴露和GST的氧化是挑战。

技术实现思路

[0006]根据本专利技术的实施例，一种用于在相变材料(PCM)器件堆叠的侧壁上形成原位漂移减轻衬垫的方法包括：提供中间器件，所述中间器件包括衬底(其包括底部布线部分)、底部电极金属层、漂移减轻衬垫层、有源区域层、碳层、顶部电极金属层，电介质硬掩模层、OPL、基于硅的防反射涂层以及图案化抗蚀剂(201)；使用所述图案化抗蚀剂对所述电介质硬掩模和所述顶部电极金属层进行图案化以形成顶部电极(202)；执行第一中间角度离子束蚀刻(IBE)，蚀刻形成在所述漂移减轻衬垫上的所述碳层和所述有源区域层，以形成所述PCM器件堆叠的碳部分和有源区域部分(203)；以及执行低角度IBE，蚀刻所述漂移减轻衬垫，并且将从所述漂移减轻衬垫蚀刻的材料作为导电衬垫材料再沉积在包括所述碳部分、有源区域部分和顶部电极的暴露部分的所述PCM器件堆叠的侧壁上(204)。
[0007]根据一些实施例，相变存储器(PCM)器件包括：衬底(101)，其包括底部布线部分(102)；PCM器件堆叠(110)，其具有侧壁，包括布置在底部布线部分上的底部电极(103)、布置在所述底部电极上的漂移减轻衬垫(104)、布置在所述漂移减轻衬垫上的有源区域层(105)、布置在所述有源区域层上的碳层(106)以及设置在所述碳层上的顶部电极(107)；以及导电衬垫材料(108)，其在所述碳层、所述有源区域层和所述顶部电极的暴露部分上形成所述PCM器件堆叠的所述侧壁的一部分。
[0008]如本文所使用的，“促进”动作包括执行动作、使动作更容易、帮助执行动作或使得动作被执行。因此，作为示例而非限制，在一个处理器上执行的指令可以通过发送适当的数据或命令来促使或帮助执行动作来促进由在远程处理器上执行的指令执行的动作。为了避免疑问，在动作者通过除了执行动作之外的动作来促进该动作的情况下，该动作仍然由某个实体或实体的组合执行。
[0009]本专利技术的一个或多个实施例或其元素能够以计算机程序产品的形式实现，该计算机程序产品包括具有用于执行所指示的方法步骤的计算机可用程序代码的计算机可读存储媒质。此外，本专利技术的一个或多个实施例或其元素能够以包括存储器和至少一个处理器的系统(或装置)的形式实现，至少一个处理器耦合到存储器并且可操作以执行示范性方法步骤。更进一步地，在另一方面，本专利技术的一个或多个实施例或其元素能够以用于执行在此描述的方法步骤中的一者或多者的装置的形式来实现；该装置可以包括(i)硬件模块，(ii)存储在计算机可读存储媒质(或多个这样的媒质)中并在硬件处理器上实现的软件模块，或者(iii)(i)和(ii)的组合；(i)
‑
(iii)中的任一个实现本文中阐述的特定技术。
[0010]本专利技术的技术可以提供实质性有益的技术效果。例如，一个或多个实施例可以提供：
[0011]一种用于在PCM器件的侧壁上形成原位漂移减轻衬垫的方法；
[0012]一种用于在PCM器件的侧壁上形成避免RIE后空气暴露的原位漂移减轻衬垫的方法；以及
[0013]一种用于在PCM器件的侧壁上形成避免GST氧化的原位漂移减轻衬垫的方法。
[0014]从以下结合附图阅读的对本专利技术的示范性实施例的详细描述中，本专利技术的这些和其他特征和优点将变得显而易见。
附图说明
[0015]以下将参考附图更详细地描述本专利技术的优选实施例：
[0016]图1示出了根据本专利技术的至少一个实施方式的PCM器件；
[0017]图2示出了根据本专利技术的至少一个实施例的用于在PCM器件的侧壁上形成原位漂移减轻衬垫的方法；以及
[0018]图3
‑
图7示出了根据本专利技术的至少一个实施例的用于在PCM器件的侧壁上形成原位漂移减轻衬垫的方法。
具体实施方式
[0019]本专利技术的实施例涉及在离子束蚀刻(IBE)期间在PCM器件的侧壁上形成原位漂移减轻衬垫的方法。
[0020]根据本专利技术的至少一个实施例，PCM器件100包括衬底101(层间电介质(ILD))和底部布线层102。设置在底部布线层102上的堆叠110包括底部电极103、漂移减轻衬垫104、GST105、碳层106和顶部电极107。侧壁导电衬垫108设置在堆叠110的侧壁上。侧壁导电衬垫108具有约2至10纳米(nm)的厚度。堆叠110和侧壁导电衬垫108被包封在SiN层(包封层109)中。
[0021]根据一些实施例，IBE用以图案化装置GST的有源区域。通过从GST下方将漂移减轻衬垫的一部分再沉积到装置的侧壁上，使用低角度(相对于法线)IBE原位包封PCM器件。可随后施加可选的表面处理以改变此导电衬垫的微结构或组成(而不氧化或改变GST/衬垫界面)。
[0022]图2示出了根据本专利技术的至少一个实施例的用于在PCM器件堆叠的侧壁上形成原位漂移减轻衬垫的方法200。根据图2，该方法包括：提供中间器件，该中间器件依次包括衬
底(该衬底包括底部布线部分)、底部电极金属层、漂移减轻衬垫层、有源区域(active area)层、碳层、顶部电极金属层、电介质硬掩模层、OPL、基于硅的防反射涂层以及图案化抗蚀剂(201)；以及使用该图案化抗蚀剂图案化该电介质硬掩模和该顶部电极金属层以形成顶部电极(202)。该方法进一步包括执行中间角度(例如，相对于垂直约40
°‑
60
°
之间)IBE，蚀刻形成在漂移减轻衬垫上的碳层和GST层(203)。在框204处，低角度(例如，从垂直约5
°
到20
°
之间)IBE蚀刻漂移减轻衬垫，且将(从漂移减轻衬垫)蚀刻的材料作为导电衬垫材料再原位沉积在PCM器件堆叠的侧壁上。此处，PCM器件堆叠包括GST105、碳层106和顶部电极107。在框20本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于在相变材料PCM器件堆叠的侧壁上形成原位漂移减轻衬垫的方法，包括：提供中间器件，所述中间器件依次包括：包括底部布线部分的衬底、底部电极金属层、漂移减轻衬垫层、有源区域层、碳层、顶部电极金属层、电介质硬掩模层、有机平坦化层OPL、基于硅的防反射涂层以及图案化的抗蚀剂；使用所述图案化的抗蚀剂对所述电介质硬掩模和所述顶部电极金属层进行图案化，以形成顶部电极；执行第一中间角度离子束蚀刻IBE，蚀刻形成在所述漂移减轻衬垫上的所述碳层和所述有源区域层，以形成所述PCM器件堆叠的碳部分和有源区域部分；以及执行低角度IBE，蚀刻所述漂移减轻衬垫，且将从所述漂移减轻衬垫蚀刻的材料作为导电衬垫材料再沉积在包含所述碳部分、所述有源区域部分和所述顶部电极的暴露部分的所述PCM器件堆叠的侧壁上。2.根据权利要求1所述的方法，进一步包括执行第二中间角度IBE，蚀刻所述漂移减轻衬垫的剩余部分和底部电极金属层以形成所述PCM器件堆叠的底部电极和漂移减轻部分，其中所述底部电极电接触所述衬底的所述底部布线部分上方。3.根据权利要求1所述的方法，进一步包括在所述PCM器件堆叠的侧壁上的所述导电衬垫材料上进行表面处理。4.根据权利要求3所述的方法，其中，所述表面处理是基于等离子体的处理。5.根据权利要求3所述的方法，其中，所述表面处理是热退火。6.根据权利要求3所述的方法，其中，所述表面处理从所述导电衬垫材料中去除氧。7.根据权利要求3所述的方法，其中，所述表面处理...

【专利技术属性】
技术研发人员：K，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：