电子管芯测试器件和方法技术

本公开的实施例涉及电子管芯测试器件和方法。存储器单元包括具有半导体区和绝缘区的衬底。第一绝缘层在衬底上延伸。相变材料层位于第一绝缘层上。存储器单元还包括具有导电轨的互连网络。延伸穿过所述第一绝缘层的第一导电通孔的第一端与所述相变材料层接触，并且所述第一导电通孔的第二端与所述半导体区接触。延伸穿过第一绝缘层的第二导电通孔的第一端与相变材料层和导电轨两者接触，并且第二导电通孔的第二端仅与绝缘区接触。通孔的第二端仅与绝缘区接触。通孔的第二端仅与绝缘区接触。

【技术实现步骤摘要】
电子管芯测试器件和方法
[0001]优先权要求
[0002]本申请要求于2021年7月30日提交的法国专利申请No.2108320的优先权，该申请的全部内容在法律允许的最大程度上通过引用结合于此。


[0003]本专利技术大体上涉及存储器装置，并且更明确地说，涉及相变存储器单元。

技术介绍

[0004]相变材料是在热的作用下可以在晶相和非晶相之间转换的材料。由于非晶材料的电阻显著大于相同材料的结晶相的电阻，因此这种现象用于定义两个存储状态，例如逻辑0和逻辑1，这两个存储状态由通过相变材料测量的电阻区分。用于制造存储器的最常见的相变材料是由锗、锑和碲构成的合金。
[0005]在本领域中需要解决已知相变存储器的全部或一些缺点。

技术实现思路

[0006]一个实施例提供一种存储器单元，包括：包括半导体区和绝缘区的衬底；第一绝缘层和位于第一绝缘层上的相变材料的第二层，第一绝缘层由第一和第二导电通孔穿过，第一导电通孔通过一端与第一层接触并且通过另一端与半导体区接触，第二导电通孔通过一端与第一层以及覆盖第一层的互连网络的导电轨接触并且通过另一端仅与绝缘区接触。
[0007]另一实施例提供一种制造存储器单元的方法，包括：a)形成包括半导体区和绝缘区的衬底；b)形成由第一和第二导电通孔穿过的第一绝缘层；以及c)形成位于所述第一绝缘层上的相变材料的第二层，所述第一导电通孔通过一端与所述第一层接触并且通过另一端与所述半导体区接触，所述第二导电通孔通过一端与所述第一层以及覆盖所述第一层的互连网络的导电轨接触并且通过另一端仅与所述绝缘区接触。
[0008]根据实施例，半导体区是晶体管的源极区或漏极区。
[0009]根据实施例，第二层由第三绝缘层覆盖。
[0010]根据一个实施例，第二层的高度低于导电轨的高度。
[0011]根据一个实施例，导电轨和第二层由绝缘材料的一部分隔开。
[0012]根据实施例，第二层至少部分地处于结晶状态。
[0013]根据一个实施例，该方法包括在步骤c)之后的在第二层上形成互连网络的步骤d)。
[0014]根据实施例，该方法包括在步骤c)和d)之间的在第二层上形成保护层的步骤c1)。
[0015]根据一个实施例，该方法包括在步骤d)之前蚀刻保护层，以便在第二层的侧面上形成隔离物。
[0016]另一实施例提供一种存储器阵列，其包括多个如前所述的存储器单元。
[0017]根据一个实施例，存储器阵列包括具有部分地处于非晶态的第二层的至少一个单
元。
附图说明
[0018]现在将参考附图仅以举例的方式描述一个或多个实施例，其中：
[0019]在图1中示出了根据一个实施例的两个相变存储器单元；
[0020]图2示意性地示出了图1的实施例的不同部件的布置；
[0021]图3示出了制造图1的实施例的方法的实施例的步骤；
[0022]图4示出了制造图1的实施例的方法的实施例的另一步骤；
[0023]图5示出了制造图1的实施例的方法的实施例的另一步骤；
[0024]图6示出了制造图1的实施例的方法的实施例的另一步骤；
[0025]图7示出了制造图1的实施例的方法的实施例的另一步骤；以及
[0026]图8说明相变存储器的另一实施例。
具体实施方式
[0027]在各个附图中，相同的特征由相同的附图标记表示。特别地，在各个实施例中共同的结构和/或功能特征可以具有相同的附图标记并且可以设置相同的结构，尺寸和材料特性。
[0028]为了清楚起见，仅对可用于理解本文所述实施例的操作和元件进行了详细说明和描述。
[0029]除非另有说明，当提及连接在一起的两个元件时，这表示除了导体之外没有任何中间元件的直接连接，并且当提及耦合在一起的两个元件时，这表示这两个元件可以被连接或者它们可以经由一个或多个其它元件被耦合。
[0030]在以下公开中，除非另有说明，当提及绝对位置限定词时，例如术语“前”，“后”，“顶”，“底”，“左”，“右”等，或提及相对位置限定词时，例如术语“上”，“下”，“较高”，“较低”等，或提及取向限定词时，例如“水平”，“垂直”等，是指图中所示的取向。
[0031]除非另有说明，表述“约”，“大约”，“基本上”和“以
…
量级”表示在10％以内，优选在5％以内。
[0032]图1示出了根据一个实施例的两个相变存储器单元10和12。图1是沿图2所示的平面(布局)视图的线AA截取的截面图。单元10和12是包括多个单元10，12的存储器阵列的一部分，所述多个单元10，12布置成行和列以形成字线和位线。
[0033]存储器单元10和12形成在衬底14上。衬底14由例如硅的半导体材料制成。在衬底14中形成绝缘区16。绝缘区16由例如氧化硅或氮化硅的绝缘材料制成，并且在示例中包括浅沟槽隔离(STI)结构。每个单元10，12关于衬底的区16和区17近似地位于与区16相同的水平上。换句话说，区16和17的上表面近似在相同的水平上。
[0034]区17例如是掺杂的。例如，区17对应于晶体管的源极区或漏极区，优选地对应于晶体管的漏极区。
[0035]衬底14和区16被绝缘层18覆盖。层18可以是单个绝缘材料的单个层或多个绝缘材料层的堆叠。在图1的示例中，堆叠18包括由堆叠的第二层22(例如氮化硅)覆盖的第一层20(例如氧化硅)。例如，堆叠18可以形成预金属化电介质(PMD)区。
[0036]每个单元10，12包括第一导电触点或通孔24。每个触点24与堆叠18穿过。每个触点24从区17之一延伸，并且通过其第一末端(即，一端)与所述区17接触。每个触点24从区17延伸到堆叠18的上表面。
[0037]每个单元10，12包括第二导电触点或通孔26。每个触点26穿过堆叠18。每个触点26从区16之一延伸，并且通过其第一末端(即，一端)与所述区16接触。优选地，触点26的下表面，(换言之，与区16接触的表面)仅与区16接触。触点26不与衬底14接触，特别是不与区17接触。每个触点26从区16延伸到堆叠18的上表面。触点26通过堆叠18的一部分与触点24分离。
[0038]每个单元10，12包括由结晶相变材料(例如锗，碲和锑的合金)制成的层或部分28。
[0039]每个单元的层28至少部分地覆盖触点24。因此，触点24通过其第二末端(即，一端)至少部分地与层28接触。因此，层28的一侧通过触点24与衬底电耦合。每个单元的层28还部分地覆盖触点26。因此，触点26通过其第二末端(即一端)与层28部分接触。触点26的第二末端的一部分，换句话说触点26的上表面没有被层28覆盖。触点26不与衬底14接触。
[0040]每个单元的层28优选被保护层30覆盖，保护层30例如由绝缘材料制成，例如由氮化硅制成。优选地，层30覆盖层28的上表面和层28的侧面。
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【技术保护点】

【技术特征摘要】
1.一种存储器单元，包括：衬底，包括半导体区和绝缘区；第一绝缘层，在所述衬底上；第一导电通孔和第二导电通孔，穿过所述第一绝缘层；相变材料层，位于所述第一绝缘层上；以及互连网络，包括导电轨；其中所述第一导电通孔的第一端与所述相变材料层接触，并且所述第一导电通孔的第二端与所述半导体区接触；以及其中所述第二导电通孔的第一端与所述相变材料层和所述导电轨两者接触，并且其中所述第二导电通孔的第二端仅与所述绝缘区接触。2.根据权利要求1所述的存储器单元，其中所述半导体区是晶体管的源极区或漏极区。3.根据权利要求1所述的存储器单元，其中所述互连网络包括第二绝缘层，并且其中所述导电轨穿过所述第二绝缘层。4.根据权利要求3所述的存储器单元，其中所述第二绝缘层的厚度大于所述相变材料层的厚度，并且其中所述第二绝缘层覆盖所述相变材料层。5.根据权利要求1所述的存储器单元，其中所述相变材料层的厚度小于所述导电轨的厚度。6.根据权利要求1所述的存储器单元，其中所述导电轨和所述相变材料层被绝缘材料的一部分分离。7.根据权利要求1所述的存储器单元，其中所述相变材料层至少部分处于结晶状态。8.一种存储器阵列，包括：多个存储器单元，其中每个存储器单元包括根据权利要求1所述的存储器单元。9.根据权利要求8所述的存储器阵列，其中所述多个存储器单元中的至少一个存储器单元具有部分处于非晶状态的所述相变材料层。10.一种制造存储器单元的方法，包括：a)形成在衬底中的半导体区和绝缘区；b)形成在所述衬底上方的第一绝缘层；c)形成穿过所述第一绝缘层的第一导电通孔和第二导电通孔；d)形成位于所述第一绝缘层上的相变材料层；以及e)形成包括导电轨的互连网络；其中，所述第一导电通孔的第一端与所述相变材料层接触，并且所述第一导电通孔的第二端与所述半导体区接触；以及其中...

【专利技术属性】
技术研发人员：P，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：