控制互连线之间介质层中空洞高度的方法技术

本发明专利技术公开了一种控制互连线之间介质层中空洞高度的方法，其特征在于，１）在形成互连线之后，采用ＰＥＣＶＤ淀积ＳｉＯ２，使得一部分互连线之间形成闭合空洞，另一部分互连线之间形成未闭合的空洞；２）采用ＨＤＰＣＶＤ淀积ＳｉＯ２，填充步骤１）中未闭合的空洞，使所有空洞顶部高度不超过较小间距互连线之间最高空洞顶部高度。本发明专利技术方法使得ＣＭＰ之后不再出现互连线之间的空洞被磨到露出来的现象。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造领域，特别涉及一种控制互连线之间介质层中空 洞高度的方法。
技术介绍
在深亚微米时代，集成电路的尺寸越来越小，当特征工艺尺寸低于0. 18微米，金 属互连线之间的延迟将越来越明显。特别是在高频率的SiGe (锗硅)BiCMOS (双极型互补 金属氧化物半导体)电路中，金属互连线之间的延迟时间将成为影响电路速度的不可忽视 的因素。金属互连线延迟时间随金属互连线电阻、金属互连线之间的电容增大而增大，所以 降低金属互连线电阻和降低金属互连线之间的电容都可以减小金属互连线延迟时间。为了减小金属互连线延迟时间，现有技术通常采用低介电常数的材料如氟硅玻 璃，其介电常数为3. 3左右比普通SIO2(介电常数为4. 0)低，用于金属层间介质可以减小 金属互连线之间的电容。还有一种减小金属互连线延迟时间的工艺是在淀积金属层间介质 层时，在金属互连线之间形成空洞。空洞介电常数近似为1.0，可以很好的减小金属互连线 之间的电容。但金属互连线之间的间距不一样导致金属互连线之间的空洞高度不一致，在间距 较大的互连线空洞高度较高。间距较小(如90-200纳米)的互连线，互连线之间的电容比 较大，使用低介电常数的介质材料或在介质层中形成空洞用于减小互连线之间的电容对于 降低互连线的延迟时间比较重要。间距较大(如> 300纳米)的互连线，由于间距较大，互 连线之间电容较小，对于互连线的延迟时间影响不大，可以不使用低介电常数介质材料和 空洞。在设计规则中将定义互连线的最小间距，大于该最小值的间距将会在设计的版图中 出现。因此，如图2所示，互连线之间的距离不完全相等。如图3所示，淀积层间介质在互 连线之间形成空洞，互连线间距越大，空洞的高度越高。如图4所示，在后续CMP (化学机械 研磨)工艺之后将可能磨到空洞顶部导致空洞露出来，从而导致电路失效或可靠性问题。
技术实现思路
本方面所要解决的技术问题是提供一种控制互连线之间介质层中空洞高度的方 法，能够解决CMP之后研磨到空洞顶部致使空洞露出来的问题，提高电路的可靠性。为解决上述技术问题，本专利技术的技术方 案是，包括以下步骤1)采用PECVD淀积SiO2,使得一部分互连线之间形成闭合空洞，另一部分互连线 之间形成未闭合的空洞；2)采用HDPCVD淀积SiO2，填充步骤1)中未闭合的空洞，使所有空洞顶部高度不 超过较小间距互连线之间最高空洞顶部高度。作为本专利技术的进一步改进是，步骤2)中将未闭合的空洞填充满，或者在原未闭合 的空洞底部留下部分空洞，或者是上述两种情况的结合。作为本专利技术另一种进一步改进是，步骤2)中采用HDPCVD淀积SiO2，填充在步骤 1)中未闭合的空洞，并在原未闭合的空洞底部留下部分空洞时，控制在原未闭合的空洞底 部留下部分空洞高度在预先设定的范围。本专利技术在互连线之间形成包含空洞的低介电系数介质层的制作方法，在第二步采 用HDPCVD方法，能够边生长边刻蚀，将尚未闭合的空洞填满或在原空洞底部留下很小的空 洞，使所有空洞高度不会超过较小间距互连线之间最高空洞高度，CMP之后不再出现空洞被 磨到露出来的现象。附图说明下面结合附图和实施例对本专利技术作进一步详细的说明图1为本专利技术互连线结构剖面图；图2为互连线刻蚀完成后剖面示意图；图3为现有工艺淀积完成后空洞位置示意图；图4为现有工艺CMP后空洞位置示意图；图5本专利技术第一步PECVD TE0S/02 SiO2淀积完成后示意图；图6为本专利技术第二步HDPCVD SiO2淀积完成后示意图。具体实施例方式在本专利技术中，互连线可以是金属或金属合金互连线如铝、铝硅、铜、钨等，也可以是 金属化合物如氮化钛，钨硅等，还可以是多晶硅、非晶硅互连线。为了控制互连线中空洞的位置，本专利技术方法分为两个步骤首先，采用PECVD (等离子体增强化学气相淀积)淀积SiO2,使得一部分互连线之 间形成闭合空洞，另一部分互连线之间形成未闭合的空洞。因为互连线之间距离小的会在 比较低的高度形成空洞，而互连线之间距离较大的会在较高的高度形成空洞，因此实际情 况是，当距离较小的互连线之间形成的空洞已经闭合时，距离较大的互连线之间形成的空 洞还没有闭合。这一步的淀积要控制使得一部分互连线之间形成闭合空洞，而另一部分之 间形成未闭合的空洞。因此要避免两种极端的情况，一种是无论距离较小还是距离较大的 互连线之间都没有形成空洞，这样起不到减小互连线之间电容的效果，已有技术中也有此 要求；另外一种情况是，距离较大的互连线之间也形成了闭合的空洞，这样就无法在下一步 填充高度较高的空洞。因此采用PECVD淀积SiO2时控制闭合空洞的高度符合预先设定的范 围。该高度也可以通过另一种方式控制，即淀积使得互连线之间间距为90-200纳米的，在 互连线之间形成闭合空洞；其连线之间间距> 300纳米的，在互连线之间形成未闭合的空 洞。或者，淀积使得闭合空洞顶部距离介质层表面高度为10-1000埃，所形成的结构如图5 所示。并且PECVD工艺可以采用TEOS (正硅酸四乙酯)工艺，或者使用SiH4(硅烷)工艺。其次，采用HDPCVD (高密度等离子体增强化学气相淀积)淀积SiO2，填充步骤1) 中未闭合的空洞，使所有空洞顶部高度不超过较小间距互连线之间最高空洞顶部高度。也 就是这一步的淀积要将未闭合的空洞填充满，或者在原未闭合的空洞底部留下部分空洞， 或者是上述两种情况的结合，即一部分空洞填充满，一部分空洞在底部留下小的空洞，并且 控制在原未闭合的空洞底部留下部分空洞高度在预先设定的范围，使原先未闭合的空洞填充后留下的底部小空洞的顶部高度不超过较小间距互连线之间最高空洞顶部高度。如图6 所示，第二步的填充将较大间距互连线之间的空洞全部填满。采用本专利技术方法的两步淀积之后，再进行CMP (化学机械抛光)，如图1所示，空洞 不会被研磨露出来。本专利技术采用两步淀积工艺，第一步采用PECVD SiO2淀积，在间距较小(如90-300 纳米，或者90-200纳米，具体的数值范围可以根据不同工艺需求来定义)的互连线之间形 成空洞并闭合，此时间距较大的互连线之间的空洞尚未闭合。第二步采用HDPCVD淀积SiO2, HDPCVD边生长边刻蚀，具有很强的填孔能力，将尚未闭合的空洞填满或在原空洞底部留下 很小的空洞，而间距较小的互连线之间的空洞已闭合不受影响。采用上述两步淀积工艺，调 节HDPCVD淀积SiO2时的淀积与刻蚀的比例，可以使所有空洞高度不会超过较小间距互连 线之间最高空洞高度，CMP之后不再出现空洞被磨到露出来的现象。权利要求一种，其特征在于，在形成互连线之后，包括以下步骤1)采用PECVD淀积SiO2，使得一部分互连线之间形成闭合空洞，另一部分互连线之间形成未闭合的空洞；2)采用HDPCVD淀积SiO2，填充步骤1)中未闭合的空洞，使所有空洞顶部高度不超过较小间距互连线之间最高空洞顶部高度。2.根据权利要求1所述的，其特征在于，步 骤2)中将未闭合的空洞填充满，或者在原未闭合的空洞底部留下部分空洞，或者是上述两 种情况的结合。3.根据权利要求1所述的，其特征在于，步 骤1)为采用PECVD淀积SiO2,使得一部分互连线之间形成闭合空洞，另一部分互连线之间 形成本文档来自技高网...

【技术保护点】
一种控制互连线之间介质层中空洞高度的方法，其特征在于，在形成互连线之后，包括以下步骤：１）采用ＰＥＣＶＤ淀积ＳｉＯ↓［２］，使得一部分互连线之间形成闭合空洞，另一部分互连线之间形成未闭合的空洞；２）采用ＨＤＰＣＶＤ淀积ＳｉＯ↓［２］，填充步骤１）中未闭合的空洞，使所有空洞顶部高度不超过较小间距互连线之间最高空洞顶部高度。

【技术特征摘要】

【专利技术属性】
技术研发人员：彭虎，谢烜，程晓华，彭仕敏，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]