具有垂直结构电容元件的集成电路及其制造方法技术

本公开的实施例涉及具有垂直结构电容元件的集成电路及其制造方法。电容元件包括从第一侧垂直延伸到阱中的沟槽。沟槽填充有包覆有绝缘包层的导电中心部分。电容元件还包括：第一导电层，覆盖位于第一侧上的第一绝缘层；以及第二导电层，覆盖位于第一导电层上的第二绝缘层。导电中心部分和第一导电层电连接以形成电容元件的第一电极。第二导电层和阱电连接以形成电容元件的第二电极。绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。层和第二绝缘层形成电容元件的介电区域。层和第二绝缘层形成电容元件的介电区域。

【技术实现步骤摘要】
具有垂直结构电容元件的集成电路及其制造方法
[0001]分案说明
[0002]本申请是于2018年08月27日提交的申请号为201810981962.8、名称为“具有垂直结构电容元件的集成电路及其制造方法”的中国专利技术专利申请的分案申请。
[0003]优先权声明
[0004]本申请要求2017年8月28日提交的法国专利申请号1757907的优先权，其内容在法律允许的最大范围内通过整体引用并入本文。


[0005]本专利技术的实施例和实施方式涉及集成电路，尤其涉及以累积模式或反转模式运行的电容元件。

技术介绍

[0006]电容元件，例如电荷存储电容器，通常是集成电路架构中的庞大部件。
[0007]此外，制造集成电路部件的工艺步骤通常数量众多且昂贵，并且限制实施专用于制造单个元件或单个类型元件的步骤。
[0008]因此，期望增加集成电路电容元件架构的每单位面积的电容，并且期望与集成电路的其他部件的生产一起实施其制造步骤。

技术实现思路

[0009]在本文中，根据一个方面，提供了一种集成本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，包括：在位于半导体衬底内的阱上和所述阱中制造电容性元件，其中所述阱掺杂有第一导电类型，其中制造所述电容性元件包括：形成从所述阱的第一侧竖直地延伸到所述阱中的沟槽；在所述沟槽的两侧和底部形成绝缘包层；在包覆有所述绝缘包层的所述沟槽的中心部分中形成导电材料；在所述第一侧上形成第一绝缘层并且形成覆盖所述第一绝缘层的第一导电层；将导电的所述中心部分与所述第一导电层电连接以形成所述电容性元件的第一电极；在所述第一导电层上形成第二绝缘层并且形成覆盖所述第二绝缘层的第二导电层；以及将所述第二绝缘层与所述阱电连接以形成所述电容性元件的第二电极。2.根据权利要求1所述的方法，还包括：在所述阱下面形成辅助半导体层，所述辅助半导体层掺杂有与所述第一导电类型相反的第二导电类型。3.根据权利要求2所述的方法，还包括：将所述辅助半导体层电连接到所述第二电极。4.根据权利要求2所述的方法，还包括：在所述沟槽下方形成掺杂有所述第二导电类型并与所述辅助半导体层接触的注入区域。5.根据权利要求1所述的方法，还包括：在所述阱的所述第一侧形成辅助半导体层，所述辅助半导体层掺杂有与所述第一导电类型相反的第二导电类型。6.根据权利要求5所述的方法，还包括：将所述辅助半导体层电连接到所述第二电极。7.根据权利要求1所述的方法，还包括：在所述沟槽下方在所述阱中形成掺杂有所述第二导电类型的注入区域。8.根据权利要求1所述的方法，还包括在所述半导体衬底中形成竖直栅极晶体管，其中制造所述竖直栅极晶体管包括：形成竖直地延伸到所述半导体衬底中的另一沟槽；在所述另一沟槽的两侧和底部形成另一绝缘包层；在包覆有所述另一绝缘包层的所述另一沟槽的中心部分中形成另一导电材料；其中形成所述沟槽的步骤和形成所述另一沟槽的步骤共同地执行；其中形成所述绝缘包层的步骤和形成所述另一绝缘包层的步骤共同地执行；并且其中形成所述导电材料的步骤和形成所述另一导电材料的步骤共同地执行。9.根据权利要求8所述的方法，还包括：在所述阱下面形成辅助半导体层，所述辅助半导体层掺杂有与所述第一导电类型相反的第二导电类型；以及在所述半导体衬底中形成掩埋源极区域；其中形成所述辅助半导体层的步骤和形成所述掩埋源极区域的步骤共同地执行。10.根据权利要求1所述的方法，还包括制造由所述半导体衬底支撑的浮置栅极晶体管，其中制造所述浮置栅极晶体管包括：在所述半导体衬底之上形成第一栅极绝缘层并且形成覆盖所述第一栅极绝缘层的浮置栅极导电层；以及在所述浮置栅极导电层上形成第二栅极绝缘层并且形成覆盖所述第二栅极绝缘层的
控制栅极导电层；其中形成所述第一绝缘层的步骤和形成所述第一栅极绝缘层的步骤共同地执行；其中形成所述第一导电层的步骤和形成所述浮置栅极导电层的步骤共同地执行；其中形成所述第二绝缘层的步骤和形成所述第二栅极绝缘层的步骤共同地执行；并且其中形成所述第二导电层的...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：