MRAM存储器的制备方法技术

本发明专利技术提供一种MRAM存储器的制备方法，包括：提供一衬底，所述衬底包括阵列区和逻辑区；在衬底表面沉积介质，形成阵列区的第一介质层以及逻辑区介质层，之后阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露逻辑区介质层；在阵列区介质硬掩膜层上形成第二介质层，并补充逻辑区介质层；进行光刻和刻蚀，在阵列区形成用于暴露磁性隧道结材料层的第一穿孔，以及，在逻辑区形成用于暴露底部金属线的第二穿孔；在第一穿孔和第二穿孔中填充金属，并进行平坦化处理，形成阵列区的金属硬掩膜层和逻辑区金属通孔；基于金属硬掩膜层对磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结。磁性隧道结。磁性隧道结。

【技术实现步骤摘要】
MRAM存储器的制备方法


[0001]本专利技术涉及半导体制备
，尤其涉及一种MRAM存储器的制备方法。

技术介绍

[0002]对于存储芯片，其内部通常可以划分为用于实现存储功能的阵列区以及用于实现逻辑功能和其他功能的逻辑区。其中，对于部分存储芯片，其阵列区结构特征通常体现为在上下两层金属层之间放置/制备存储功能结构，如MRAM，MRAM的核心存储单元为磁性隧道结(MTJ)，放置在底电极和顶电极之间。
[0003]目前国内外普遍采用离子束刻蚀的方式对MTJ进行刻蚀，为保证主刻蚀后清洗充分，底部电极还需要有足够高度。MTJ底部通过底电极与下导电层形成互联的方法，极大地限制了MTJ刻蚀后的过刻蚀工艺和侧壁清洗工艺——如果MTJ刻蚀使用充足的过刻蚀和侧壁清洗，将会接触到下层的金属连线，造成金属污染以及刻蚀反溅。
[0004]此外，为了减小MTJ刻蚀过程的反溅，底部电极应具有的结构特征为：顶部关键尺寸不大于MTJ底部关键尺寸，且高度大于存储单元过刻量，即底部电极具有高深宽比。由于存储功能结构及上述高深宽比底部电极的存在，逻辑区金属通孔一般深度较大，受制于铜电镀工艺能力，形成逻辑区金属通孔在现有工艺下不易实现。

技术实现思路

[0005]为解决上述问题，本专利技术提供了一种MRAM存储器的制备方法，能够解决逻辑区金属通孔填充问题。
[0006]本专利技术提供一种MRAM存储器的制备方法，包括：
[0007]提供一衬底，所述衬底包括阵列区和逻辑区；
[0008]在衬底表面沉积介质，形成阵列区的第一介质层以及逻辑区介质层，之后阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露所述逻辑区介质层；
[0009]在所述阵列区介质硬掩膜层上形成第二介质层，并补充所述逻辑区介质层；
[0010]进行光刻和刻蚀，在阵列区形成用于暴露磁性隧道结材料层的第一穿孔，以及，在逻辑区形成用于暴露底部金属线的第二穿孔；
[0011]在所述第一穿孔和所述第二穿孔中填充金属，并进行平坦化处理，形成阵列区的金属硬掩膜层和逻辑区金属通孔；
[0012]基于所述金属硬掩膜层对所述磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结。
[0013]可选地，所述阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露所述逻辑区介质层包括：
[0014]在所述第一介质层中形成磁性隧道结底电极，然后在所述第一介质层和所述逻辑区介质层上依次沉积磁性隧道结材料层和介质硬掩膜层；
[0015]去除所述逻辑区覆盖的磁性隧道结材料层和介质硬掩膜层，暴露所述逻辑区介质
层。
[0016]可选地，去除所述逻辑区的磁性隧道结材料层和介质硬掩膜层，暴露所述逻辑区介质层，包括：
[0017]图形化阵列区和逻辑区，保证阵列区被光刻胶覆盖，逻辑区暴露；
[0018]对逻辑区的介质硬掩膜层进行刻蚀，使逻辑区磁性隧道结材料层暴露，刻蚀后去除阵列区覆盖的光刻胶；
[0019]整体刻蚀阵列区和逻辑区，直至逻辑区磁性隧道结材料层被完全去除。
[0020]可选地，所述第一穿孔和所述第二穿孔填充的金属为钨。
[0021]可选地，填充金属使用的工艺为钨化学气相沉积。
[0022]可选地，基于所述金属硬掩膜层对所述磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结包括：
[0023]去除所述金属硬掩膜层周围的第二介质层和介质硬掩膜层，形成金属硬掩膜图案，并使得部分逻辑区金属通孔暴露；
[0024]以所述金属硬掩膜图案刻蚀所述磁性隧道结材料层。
[0025]可选地，在去除所述金属硬掩膜层周围的第二介质层和介质硬掩膜层，形成金属硬掩膜图案，并使得部分逻辑区金属通孔暴露步骤之后，还包括：
[0026]在表面沉积一层防反溅介质层。
[0027]可选地，所述防反溅介质层的材料选自SiN、SiO2和SiON中的一种。
[0028]可选地，基于金属硬掩膜层对所述磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结之后，还包括：
[0029]原位沉积绝缘保护层，覆盖整个器件表面；
[0030]回填介质并进行化学机械平坦化；
[0031]形成顶部电路结构。
[0032]可选地，在刻蚀阵列区磁性隧道结材料层的过程中，所述逻辑区金属通孔被刻蚀成倒“T”型。
[0033]本专利技术提供的一种MRAM存储器的制备方法，在制备MTJ金属硬掩膜的同时得到逻辑区金属通孔，能够减小MTJ刻蚀过程的反溅的同时，解决高深宽比MTJ底部电极带来的逻辑区与阵列区高度差引起的逻辑区金属通孔填充问题。
附图说明
[0034]图1
‑
图9为本专利技术一实施例提供的MRAM存储器的制备方法的工艺流程示意图；
[0035]图10
‑
图12为本专利技术一实施例形成顶部电路结构的工艺流程示意图。
具体实施方式
[0036]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0037]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制备公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0038]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0039]本专利技术实施例提供一种MRAM存储器的制备方法。图1～图12示出了整个制备流程。具体包括：
[0040]首先，提供一衬底100，该衬底包括阵列区100a和逻辑区100b。
[0041]半导体衬底100可以是硅(掺杂的或未掺杂的)、或绝缘体上半导体(SOI)衬底的有源层。半导体衬底100可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。还可以使用其他衬底，例如，多层衬底或梯度衬底。图1中M1a、M1b示出了在阵列区100a和逻辑区100本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MRAM存储器的制备方法，其特征在于，包括：提供一衬底，所述衬底包括阵列区和逻辑区；在衬底表面沉积介质，形成阵列区的第一介质层以及逻辑区介质层，之后阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露所述逻辑区介质层；在所述阵列区介质硬掩膜层上形成第二介质层，并补充所述逻辑区介质层；进行光刻和刻蚀，在阵列区形成用于暴露磁性隧道结材料层的第一穿孔，以及，在逻辑区形成用于暴露底部金属线的第二穿孔；在所述第一穿孔和所述第二穿孔中填充金属，并进行平坦化处理，形成阵列区的金属硬掩膜层和逻辑区金属通孔；基于所述金属硬掩膜层对所述磁性隧道结材料层进行刻蚀，在阵列区形成磁性隧道结。2.根据权利要求1所述的方法，其特征在于，所述阵列区形成磁性隧道结底电极、磁性隧道结材料层和介质硬掩膜层，并暴露所述逻辑区介质层包括：在所述第一介质层中形成磁性隧道结底电极，然后在所述第一介质层和所述逻辑区介质层上依次沉积磁性隧道结材料层和介质硬掩膜层；去除所述逻辑区覆盖的磁性隧道结材料层和介质硬掩膜层，暴露所述逻辑区介质层。3.根据权利要求2所述的方法，其特征在于，去除所述逻辑区的磁性隧道结材料层和介质硬掩膜层，暴露所述逻辑区介质层，包括：图形化阵列区和逻辑区，保证阵列区被光刻胶覆盖，逻辑区暴露；对逻辑区的介质硬掩膜层进行刻蚀，使逻辑区磁性隧道结材料层暴露，刻蚀后去...

【专利技术属性】
技术研发人员：于志猛，何世坤，
申请(专利权)人：浙江驰拓科技有限公司，
类型：发明
国别省市：