一种埋入式多芯片封装结构制造技术

本发明专利技术属于芯片封装加工制造技术领域，尤其涉及一种埋入式多芯片封装结构，该埋入式多芯片封装结构包括基板，基板内设有第一芯片，第一芯片的下表面通过第一导电连接件与基板之间电性连接，第一芯片两侧分别设有一个相隔件，每个相隔件上分别设有一个第二芯片，每个第二芯片通过相隔件与基板之间电性连接，每个第二芯片上表面分别堆叠有一个第三芯片，相较于现有部分将多块芯片设于同一水平面上致使封装面积增大，而多块芯片堆叠造成最上方芯片与电路板之间电阻数值增大，本发明专利技术通过在相隔件与第一芯片上安装第二芯片与第三芯片，使得芯封装结构的整体宽度降低，同时缩短了芯片间的连接路径，从而降低功率消耗，提高芯片封装结构的效能。结构的效能。结构的效能。

【技术实现步骤摘要】
一种埋入式多芯片封装结构


[0001]本专利技术涉及芯片封装加工制造
，更具体的是涉及一种埋入式多芯片封装结构。

技术介绍

[0002]所谓芯片封装是电路集成术语，是把集成电路装配为芯片最终产品的过程，芯片封装起着固定、密封、保护芯片与增强电热性能的作用，故此需将芯片与外界隔离，防止空气中的杂质对芯片造成腐蚀致使电气性能下降；现有的部分针对芯片封装的结构中，会将多块芯片按一定的排列顺序并彼此相邻的设置于基板上，此种方式易造成封装结构的面积随着设置芯片的数量而不断增大；而将多块芯片以堆叠的方式进行设置则会因封装结构过高致使最上方芯片与电路板之间的电阻数值增大，致使功率消耗过大。

技术实现思路

[0003]本专利技术的目的在于，提供一种埋入式多芯片封装结构，用以解决多芯片安装时，按一定的排列顺序并彼此相邻的设置与基板上易造成封装结构面积随着设置芯片的数量而不断增大，而多块芯片以堆叠的方式进行设置则会因封装结构过高致使最上方芯片与电路板之间的电阻数值增大，致使功率消耗过大的问题。
[0004]为实现上述目的，本专利技术提供一种埋入式多芯片封装结构，包括基板，基板内设有空腔，空腔内设有第一芯片，第一芯片的下表面通过第一导电连接件与基板之间电性连接，空腔内且位于第一芯片的两侧分别设有一个相隔件，每个相隔件的上表面分别设有一个第二芯片，每个第二芯片的下表面均与第一芯片的上表面固接，每个第二芯片通过相隔件与基板之间电性连接，每个第二芯片的上表面均堆叠有一个第三芯片。
[0005]优选的，第一芯片的下表面设有第一粘接层，第一导电连接件包括设于第一粘接层内且位于第一粘接层两侧的第一导电凸起，每个第一导电凸起的下表面分别固接有一个第一布线层，每个第一布线层的下表面分别固接有一个第一导电块。
[0006]优选的，每个相隔件上分别竖直开设有一个第一通槽、第二通槽与第三通槽，第一通槽、第二通槽与第三通槽内均设有一个第三导电连接件，每个第二芯片的下表面分别设有一个第二粘接层，每个第二粘接层内分别设有一个与第二芯片电性连接的第二导电凸起，第二导电凸起与第一通槽内的第三导电连接件电性连接；第三芯片与第二通槽内的第三导电连接件通过焊线电性连接。
[0007]优选的，每个相隔件的下表面分别固接有一个第二布线层，第二布线层的下表面分别与第二导电连接件之间固接。
[0008]优选的，同侧的第一导电连接件下表面与第二导电连接件下表面通过第三布线层相连接。
[0009]优选的，每个第三通槽内的第三导电连接件上表面固接有一根铜柱，下表面分别
与同侧的第三布线层固接，每个铜柱的上表面分别固接有一个第四导电连接件，每个第四导电连接件的上表面分别固接有第四布线层。
[0010]优选的，每个第三布线层的下表面与每个第四布线层的上表面均根据预设距离均设有ENEPIG化镍钯金。
[0011]优选的，每个第三布线层下表面与第四布线层上表面未设置化镍钯金ENEPIG24处均设有阻焊层solder mask油墨。
[0012]优选的，基板的上表面和下表面与化镍钯金ENEPIG相对应位置均开设有贯通槽，每个第三布线层和第四布线层设有化镍钯金ENEPIG处分别通过贯通槽与外界连通。
[0013]优选的，基板的空腔内填充有填充胶。
[0014]一种埋入式多芯片封装方法，包括如下步骤：a)提供一个内部带有空腔的基板；b)腔内的下表面两侧分别安装一个第三布线层，每个第三布线层上表面两侧分别电性连接有一个第二导电连接件与一个第一导电块，两个第二导电连接件与两个第一导电块分别呈轴对称安装；c)在两个第二导电连接件的上表面分别电性连接一个第二布线层，在两个第一导电块的上表面分别电性连接一个第一布线层；d)在两个第一布线层的上表面通过第一粘接层固接有第一芯片，在两个第二布线层的上表面分别电性连接一个相隔件；e)第一粘接层内且位于第一粘接层的两侧分别设有一个与第一芯片固接的第一导电凸起，第一导电凸起的下表面与第一布线层之间电性连接；f)在每个相隔件的上表面分别安装一个第二芯片，每个第二芯片的下表面均通过第二粘接层与第一芯片及相隔件的上表面固接；g)每个相隔件上从靠近第一芯片的一侧至远离第一芯片的一侧依次开设有第一通槽、第二通槽与第三通槽，第一通槽、第二通槽与第三通槽内均设有一个第三导电连接件，每个第三导电连接件的下表面均与第二布线层电性连接；h)第二粘接层内设有第二导电凸起，第二芯片通过第二导电凸起与第一通槽内的第三导电连接件电性连接；i)在第二芯片的上表面堆叠安装有第三芯片，第三芯片通过焊线与第二通槽12内的第三导电连接件电性连接；j)每个第三通槽的上表面分别电性连接有一个铜柱每个铜柱的上表面分别电性连接有一个第四导电连接件，每个第四导电连接件的上表面分别电性连接有一个第四布线层；k)每个第三布线层与每个第四布线层的表面按预设距离设有化镍钯金ENEPIG24与阻焊层solder mask油墨；l)在基板的上表面和下表面与化镍钯金ENEPIG相对应位置开设贯通槽，第三布线层与第四布线层上的化镍钯金ENEPIG通过贯通槽与外界连通。
[0015]本专利技术与现有技术相比，其显著优点是：相较于现有的部分针对芯片封装的结构中，将多块芯片按一定的排列顺序并彼此相邻的设置于基板上，造成封装结构的面积随着设置芯片的数量而不断增大，本专利技术通过
在相隔件与第一芯片上安装第二芯片与第三芯片，使得芯封装结构的整体宽度降低；同时相较于现有的部分针对芯片封装的结构中，将多块芯片以堆叠的方式进行设置，致使封装结构过高致使最上方芯片与电路板之间的电阻数值增大，致使功率消耗过大，本专利技术缩短了芯片之间的连接路径从而降低芯片封装结构的功率消耗，提高芯片封装结构的效能。
附图说明
[0016]图1是本专利技术的剖视图。
[0017]图中：基板1、第一芯片2、第二芯片3、第三芯片4、相隔件5、第一粘接层6、第一导电凸起7、第一布线层8、第一导电块9、填充胶10、第一通槽11、第二通槽12、第三通槽13、第三导电连接件14、第二粘接层15、第二导电凸起16、焊线17、第二布线层18、第二导电连接件19、第三布线层20、铜柱21、第四导电连接件22、第四布线层23、ENEPIG（化镍钯金）24、solder mask（阻焊层）油墨25，贯通槽26。
实施方式
[0018]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例的附图，对本专利技术实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。基于所描述的本专利技术的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本专利技术保护的范围。
[0019]如图1所示，本专利技术提供一种埋入式多芯片封装结构，包括基板1，基板1内设有空腔，空腔内设有第一芯片2，第一芯片2的下表面通过第一导电连接件与基板1之间电性连接，空腔内且位于第一芯片2的两侧分别设有一个相隔件5，每个相隔件5的上表面分别设有一个第二芯片3，每个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种埋入式多芯片封装结构，包括基板（1），基板（1）内设有空腔，空腔内设有第一芯片（2），第一芯片（2）的下表面通过第一导电连接件与基板（1）之间电性连接，其特征在于：空腔内且位于第一芯片（2）的两侧分别设有一个相隔件（5），每个相隔件（5）的上表面分别设有一个第二芯片（3），每个第二芯片（3）的下表面均与第一芯片（2）的上表面固接，每个第二芯片（3）通过相隔件（5）与基板（1）之间电性连接，每个第二芯片（3）的上表面均堆叠有一个第三芯片（4）。2.根据权利要求1所述的一种埋入式多芯片封装结构，其特征在于：第一芯片（2）的下表面设有第一粘接层（6），所述第一导电连接件包括设于第一粘接层（6）内且位于第一粘接层（6）两侧的第一导电凸起（7），每个第一导电凸起（7）的下表面分别固接有一个第一布线层（8），每个第一布线层（8）的下表面分别固接有一个第一导电块（9）。3.根据权利要求2所述的一种埋入式多芯片封装结构，其特征在于：每个相隔件（5）上分别竖直开设有一个第一通槽（11）、第二通槽（12）与第三通槽（13），第一通槽（11）、第二通槽（12）与第三通槽（13）内均设有一个第三导电连接件（14），每个第二芯片（3）的下表面分别设有一个第二粘接层（15），每个第二粘接层（15）内分别设有一个与第二芯片（3）电性连接的第二导电凸起（16），第二导电凸起（16）与第一通槽（13）内的第三导电连接件（14）电性连接；第三芯片（4）与第二通槽（12）内的第三导电连接件（14）通过焊线（17）电性连接。4.根据权利要求2所述的一种埋入式多芯片封装结构，其特征在于：每个相隔件（5）的下表面分别固接有一个第二布线层（18），第二布线层（18）的下表面分别与第二导电连接件（19）之间固接。5.根据权利要求3所述的一种埋入式多芯片封装结构，其特征在于：同侧的第一导电连接件下表面与第二导电连接件（19）下表面通过第三布线层（20）相连接。6.根据权利要求4所述的一种埋入式多芯片封装结构，其特征在于：每个第三通槽（11）内的第三导电连接件（14）上表面固接有一根铜柱（21），下表面分别与同侧的第三布线层（20）固接，每个铜柱（21）的上表面分别固接有一个第四导电连接件（22），每个第四导电连接件（22）的上表面分别固接有第四布线层（23）。7.根据权利要求5所述的一种埋入式多芯片封装结构，其特征在于：每个第三布线层（20）的下表面与每个第四布线层（23）的上表面均根据预设距离均设有ENEPIG（化镍钯金）（24）。8.根据权利要求6所述的一种埋入式多芯片封装结构，其特征在于：每个第三布线层（20）下表面与第四布线层（23）上表面未设置化镍钯金（ENEPIG）（24）处均设有阻焊层（solder mask）油墨（25）。9.根据权利要求7所...

【专利技术属性】
技术研发人员：陈一杲，王春华，张璐璐，蒋丹君，刘皓，郑莹莹，
申请(专利权)人：天芯电子科技南京有限公司，
类型：发明
国别省市：