一种基于双同步寄存器的全局同步方法及芯片实现技术

本申请涉及一种基于双同步寄存器的全局同步方法及芯片实现，该芯片配置有若干节点；各所述节点配置有对应的时钟模块和节点处理机；其中：所述时钟模块包括第一同步寄存器和第二同步寄存器；所述第一同步寄存器和所述第二同步寄存器用于交替记录各所述节点处理机对应的信号同步状态；在所述第一同步寄存器处于活动状态的情况下，所述第二同步寄存器处于非活动状态。本申请通过为芯片中的各个节点对应的节点处理机配置第一同步寄存器和第二同步寄存器，不仅能够避免在芯片中进行两次全局同步过程时可能发生的执行冲突，还能够有效提升并行程序的执行效率。升并行程序的执行效率。升并行程序的执行效率。

【技术实现步骤摘要】
一种基于双同步寄存器的全局同步方法及芯片实现


[0001]本申请涉及芯片
，特别是涉及一种基于双同步寄存器的全局同步方法及芯片实现。

技术介绍

[0002]目前，在针对计算机设备中的各个节点进行控制同步时，通常需要针对各个节点对应的节点处理机的操作事件进行全局同步。此外，在针对各个节点处理机进行全局同步时，各个节点处理机对应的不同的同步进程之间存在执行冲突，该冲突会阻塞节点处理机的执行线程，进而影响并行程序的执行效率。
[0003]然而，鉴于现有技术并未解决各个节点处理机对应的不同的同步进程之间存在的执行冲突，故基于现有技术进行的全局同步，难以有效提升并行程序的执行效率。

技术实现思路

[0004]基于此，有必要针对上述技术问题，提供一种基于双同步寄存器的全局同步方法及芯片实现。
[0005]第一方面，本申请提供了一种基于双同步寄存器的芯片，所述芯片配置有若干节点；各所述节点配置有对应的时钟模块和节点处理机；其中：
[0006]所述时钟模块包括第一同步寄存器和第二同步寄存器；
[0007]所述第一同步寄存器和所述第二同步寄存器用于交替记录各所述节点处理机对应的信号同步状态；在所述第一同步寄存器处于活动状态的情况下，所述第二同步寄存器处于非活动状态。
[0008]在其中一个实施例中，所述第一同步寄存器的数量与所述第二同步寄存器的数量的和等于所述节点处理机的数量。
[0009]在其中一个实施例中，所述芯片还包括控制器；所述控制器用于分别将时钟同步信号和时钟同步报文发送至各所述节点，并对应调整各所述节点在所述第一同步寄存器中的奇偶标识符或所述第二同步寄存器中的奇偶标识符。
[0010]在其中一个实施例中，所述时钟模块为栅极移位时钟模块。
[0011]第二方面，本申请还提供了一种全局同步方法，应用于上述芯片，所述方法包括：
[0012]在每次全局同步过程开始时，确定目标同步寄存器；所述目标同步寄存器为所述第一同步寄存器和所述第二同步寄存器中处于所述活动状态的同步寄存器；
[0013]将所述目标同步寄存器中的各个奇偶标识符均设置为第一状态值；
[0014]若确认任一所述奇偶标识符对应的节点处理机的使用率已达到上限值，则将所述使用率已达到上限值的节点处理机对应的奇偶标识符设置为第二状态值。
[0015]在其中一个实施例中，所述将所述使用率已达到上限值的节点处理机对应的奇偶标识符设置为第二状态值之后，所述方法还包括：
[0016]将所述使用率已达到上限值的节点处理机对应的节点，作为初始节点；基于所述
初始节点和广度优先搜索算法，确定各所述节点所在的通信层；根据各所述节点对应的节点处理机的使用率，在各所述通信层中生成所述时钟同步报文。
[0017]在其中一个实施例中，所述方法还包括：在各所述节点处理机的使用率均已达到上限值，且各所述节点所在的通信层均已完成层通信的情况下，将所述目标同步寄存器中的各个奇偶标识符均设置为所述第二状态值；将所述目标同步寄存器对应的硬件按位和操作结果，分别设置为所述第二状态值。
[0018]第三方面，本申请还提供了一种全局同步装置，应用于上述芯片，所述装置包括：
[0019]目标同步寄存器获取单元，用于在每次全局同步过程开始时，确定目标同步寄存器；所述目标同步寄存器为所述第一同步寄存器和所述第二同步寄存器中处于所述活动状态的同步寄存器；
[0020]第一状态值设置单元，用于将所述目标同步寄存器中的各个奇偶标识符均设置为第一状态值；
[0021]第二状态值调整单元，用于若确认任一所述奇偶标识符对应的节点处理机的使用率已达到上限值，则将所述使用率已达到上限值的节点处理机对应的奇偶标识符设置为第二状态值。
[0022]第四方面，本申请还提供了一种计算机设备。所述计算机设备包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述方法的步骤。
[0023]第五方面，本申请还提供了一种计算机可读存储介质。所述计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述方法的步骤。
[0024]第六方面，本申请还提供了一种计算机程序产品。所述计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现上述方法的步骤。
[0025]上述基于双同步寄存器的全局同步方法及芯片实现，首先，在每次全局同步过程开始时，确定目标同步寄存器；前述目标同步寄存器为第一同步寄存器和第二同步寄存器中处于活动状态的同步寄存器。然后，将目标同步寄存器中的各个奇偶标识符均设置为第一状态值。最后，若确认任一奇偶标识符对应的节点处理机的使用率已达到上限值，则将使用率已达到上限值的节点处理机对应的奇偶标识符设置为第二状态值。本申请通过为芯片中的各个节点对应的节点处理机配置第一同步寄存器和第二同步寄存器，不仅能够避免在芯片中进行两次全局同步过程时可能发生的执行冲突，还能够有效提升并行程序的执行效率。
附图说明
[0026]为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0027]图1为一个实施例中全局同步方法的流程示意图；
[0028]图2为一个实施例中在各通信层中生成时钟同步报文的具体方式的流程示意图；
[0029]图3为一个实施例中结束同步流程的具体方式的流程示意图；
[0030]图4为一个实施例中全局同步方法装置的结构框图；
[0031]图5为一个实施例中计算机设备的内部结构图。
具体实施方式
[0032]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的
的技术人员通常理解的含义相同。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0033]可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。
[0034]在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。
[0035]在一个实施例中，提供了一种基于双同步寄存器的芯片，前述芯片配置有若干节点；各节点配置有对应的时钟模块和节点本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于双同步寄存器的芯片，其特征在于，所述芯片配置有若干节点；各所述节点配置有对应的时钟模块和节点处理机；其中：所述时钟模块包括第一同步寄存器和第二同步寄存器；所述第一同步寄存器和所述第二同步寄存器用于交替记录各所述节点处理机对应的信号同步状态；在所述第一同步寄存器处于活动状态的情况下，所述第二同步寄存器处于非活动状态。2.根据权利要求1所述的芯片，其特征在于，所述第一同步寄存器的数量与所述第二同步寄存器的数量的和等于所述节点处理机的数量。3.根据权利要求2所述的芯片，其特征在于，所述芯片还包括控制器；所述控制器用于分别将时钟同步信号和时钟同步报文发送至各所述节点，并对应调整各所述节点在所述第一同步寄存器中的奇偶标识符或所述第二同步寄存器中的奇偶标识符。4.根据权利要求1所述的芯片，其特征在于，所述时钟模块为栅极移位时钟模块。5.一种全局同步方法，其特征在于，应用于权利要求1至4中任一项所述的芯片，所述方法包括：在每次全局同步过程开始时，确定目标同步寄存器；所述目标同步寄存器为所述第一同步寄存器和所述第二同步寄存器中处于所述活动状态的同步寄存器；将所述目标同步寄存器中的各个奇偶标识符均设置为第一状态值；若确认任一所述奇偶标识符对应的节点处理机的使用率已达到上限值，则将所述使用率已达到上限值的节点处理机对应的奇偶标识符设置为第二状态值。6.根据权利要求5所述的方法，其特征在于，所述将所述使用率已达到上限值的节点处理机对应的奇偶标识符设置为第二状态值之后，所述方法还包括：...

【专利技术属性】
技术研发人员：陶伟，董飞龙，姚浩，陈军健，蔡田田，关志华，邝野，
申请(专利权)人：南方电网数字电网研究院有限公司，
类型：发明
国别省市：