半导体器件及其制造方法技术

一种半导体器件，包括：第一有源鳍，具有第一鳍型图案和在其间的第一分离区；第二有源鳍，具有第二鳍型图案和在其间的第二分离区，其中第一有源鳍和第二有源鳍之间的第一沟槽区具有第一深度，并且第一鳍型图案和第二鳍型图案被第一沟槽区合并；与第一有源鳍相邻的第三有源鳍，其中第一有源鳍和第三有源鳍之间的第二沟槽区具有大于第一深度的第二深度；以及与第一有源鳍和第二有源鳍以及第三有源鳍交叉的至少一条第一栅极线。叉的至少一条第一栅极线。叉的至少一条第一栅极线。

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本公开涉及半导体器件及其制造方法。

技术介绍

[0002]已经提出多栅极晶体管作为提高半导体器件密度的缩放技术，在多栅极晶体管中，鳍式硅主体形成在衬底上并且栅极形成在硅主体的表面上。
[0003]由于这种多栅极晶体管使用三维沟道，因此可按比例缩小。此外，可以在不增加这种多栅极晶体管的栅极长度的情况下提高电流控制能力。
[0004]随着鳍之间的距离减小以减小单元面积，对切割鳍的工艺可以执行多次使用掩模的蚀刻工艺。因此，在减小单元面积方面，该工艺变得复杂且更加困难。

技术实现思路

[0005]示例实施方式提供了高度集成的半导体器件。
[0006]示例实施方式提供了制造高度集成的半导体器件的方法。
[0007]根据一示例实施方式，一种半导体器件包括：第一有源鳍，在第一方向上延伸，并具有彼此对准并且其间具有第一分离区的第一鳍型图案；第二有源鳍，在第一方向上延伸，并具有彼此对准并且其间具有第二分离区的第二鳍型图案，其中第一分离区和第二分离区被布置为在与第一方向交叉的第二方向上不彼此重叠，并且其中第一有源鳍和第二有源鳍之间的第一沟槽区具有第一深度；第三有源鳍，与第一有源鳍相邻地在第一方向上延伸，其中第一有源鳍和第三有源鳍之间的第二沟槽区具有大于第一深度的第二深度；第四有源鳍，与第二有源鳍相邻地在第一方向上延伸，其中第二有源鳍和第四有源鳍之间的第三沟槽区具有大于第一深度的第三深度；至少一条第一栅极线，在第二方向上延伸，并与第一有源鳍和第二有源鳍以及第三有源鳍交叉；以及至少一条第二栅极线，在第二方向上延伸并与第一有源鳍和第二有源鳍以及第四有源鳍交叉。第一鳍型图案和第二鳍型图案通过第一沟槽区合并，并且第二沟槽区和第三沟槽区分别连接到第一分离区和第二分离区。第一分离区的底部与第二沟槽区的底部在相同水平处，第二分离区的底部与第三沟槽区的底部在相同水平处。
[0008]根据一示例实施方式，第一有源鳍，在第一方向上延伸，并具有由分离区分离的第一鳍型图案和第二鳍型图案；第二有源鳍，在第一方向上延伸，并具有在与第一方向交叉的第二方向上与分离区重叠的中心区以及在第二方向上分别与第一鳍型图案和第二鳍型图案重叠的第一端部区和第二端部区，其中限定第一有源鳍和第二有源鳍的相对侧表面的第一沟槽区具有第一深度；第三有源鳍，在第一方向上延伸并且具有与第一有源鳍的另一侧表面相对的一个侧表面，其中限定第一有源鳍的另一侧表面和第三有源鳍的一个侧表面的第二沟槽区具有大于第一深度的第二深度；第一栅极线，在第二方向上延伸并与第一有源鳍的第一鳍型图案和第二有源鳍的第一部分交叉；以及第二栅极线，在第二方向上延伸并与第一有源鳍的第二鳍型图案和第二有源鳍的第二部分交叉。第一有源鳍的第一鳍型图案
和第二鳍型图案通过第一沟槽区与第二有源鳍合并。第二沟槽区连接到分离区，并且分离区的底部与第二沟槽区的底部在基本相同的水平处。
[0009]根据一示例实施方式，第一有源鳍，在第一方向上延伸并具有通过第一分离区彼此分离的第一鳍型图案；第二有源鳍，在第一方向上延伸并具有通过第二分离区彼此分离的第二鳍型图案，其中第一分离区和第二分离区在与第一方向交叉的第二方向上分别与第二鳍型图案和第一鳍型图案的中心区重叠，并且第一鳍型图案和第二鳍型图案在第二方向上分别与第二鳍型图案和第一鳍型图案当中的相邻鳍型图案重叠；第三有源鳍，与第一有源鳍相邻地在第一方向上延伸；第四有源鳍，与第二有源鳍相邻地在第一方向上延伸；第一沟槽区，在第一有源鳍和第二有源鳍之间，并且具有小于第一分离区和第二分离区的深度的第一深度；第二沟槽区，在第一有源鳍和第三有源鳍之间，并且具有大于第一深度的第二深度；第三沟槽区，在第二有源鳍和第四有源鳍之间，并且具有大于第一深度的第三深度；第一栅极线，在第二方向上延伸，并与第三有源鳍以及第一鳍型图案和第二鳍型图案的重叠部分交叉；以及第二栅极线，在第二方向上延伸，并与第四有源鳍以及第一鳍型图案和第二鳍型图案的重叠部分交叉。
[0010]根据一示例实施方式，一种制造半导体器件的方法包括：在半导体衬底上形成在第一方向上彼此平行延伸的多个线图案，其中所述多个线图案包括彼此相邻的第一线图案和第二线图案以及在第一线图案的一侧的第三线图案；在半导体衬底上和所述多个线图案上形成硬掩模；在硬掩模上使用光掩模进行光刻工艺，以形成光致抗蚀剂图案；使用光致抗蚀剂图案由硬掩模形成掩模图案，其中掩模图案包括在第一线图案和第二线图案上的第一部分、在第三线图案上的第二部分、在第一部分和第二部分之间的第一开口、以及从第一开口延伸以分离第一线图案的第二开口；以及使用掩模图案蚀刻半导体衬底以形成在第一方向上延伸的多个有源鳍。
附图说明
[0011]通过以下结合附图的详细说明，将更清楚地理解本公开的上述及其他方面、特征和优点。
[0012]图1是根据一示例实施方式的半导体器件的布局图。
[0013]图2A和图2B分别是图1中所示的半导体器件沿线I1
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I1'和I2
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I2'截取的截面图。
[0014]图3是图1中所示的半导体器件沿线II
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II'截取的截面图。
[0015]图4A和图4B是图1中所示的半导体器件的SRAM单元的布局图。
[0016]图5是图4B中所示的SRAM单元的电路图。
[0017]图6是图2A中所示的SRAM单元沿线A
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A'、B
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B'和C
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C'截取的截面图。
[0018]图7是图2A中所示的SRAM单元沿线D
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D'截取的截面图。
[0019]图8和图9是根据一示例实施方式的半导体器件的截面图。
[0020]图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B和图17C示出了根据一示例实施方式的制造半导体器件的方法。图10A至图16A是每个主要工艺的平面图，示出了根据一示例实施方式的制造半导体器件的方法。图13B至图17B分别是沿线I1
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I1'截取的图13A至图17A的截面图，图13C至图17C分别是沿线I2
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I2'截取的图13A至图17A的截面图。
[0021]图18是示出应用于图12A和图12B的工艺的光掩模的平面图。
[0022]图19A和图19B是示出用于设计凹口区的光学邻近校正工艺的示意性平面图，作为图18中“C1”部分的局部放大图。
[0023]图20A是沿线I1
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I1'截取的图15A的截面图，图20B是图15A中“C2”部分的局部放大图。
具体实施方式
[0024]在下文，将参照附图描述示例实施方式。术语第一、第二、第三等可以在此仅用于将一个元件或方向与另一个元件或方向本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：第一有源鳍，在第一方向上延伸，并具有彼此对准的第一鳍型图案，并且在所述第一鳍型图案之间具有第一分离区；第二有源鳍，在所述第一方向上延伸，并具有彼此对准的第二鳍型图案，并且在所述第二鳍型图案之间具有第二分离区，其中所述第一分离区和所述第二分离区被布置为在与所述第一方向交叉的第二方向上不彼此重叠，并且其中在所述第一有源鳍和所述第二有源鳍之间的第一沟槽区具有第一深度；第三有源鳍，与所述第一有源鳍相邻地在所述第一方向上延伸，其中在所述第一有源鳍和所述第三有源鳍之间的第二沟槽区具有大于所述第一深度的第二深度；第四有源鳍，与所述第二有源鳍相邻地在所述第一方向上延伸，其中在所述第二有源鳍和所述第四有源鳍之间的第三沟槽区具有大于所述第一深度的第三深度；至少一条第一栅极线，在所述第二方向上延伸，并与所述第一有源鳍和所述第二有源鳍以及所述第三有源鳍交叉；以及至少一条第二栅极线，在所述第二方向上延伸，并与所述第一有源鳍和所述第二有源鳍以及所述第四有源鳍交叉，其中所述第一鳍型图案和所述第二鳍型图案被所述第一沟槽区合并，以及其中所述第二沟槽区和所述第三沟槽区分别连接到所述第一分离区和所述第二分离区，并且其中所述第一分离区的底部与所述第二沟槽区的底部处于相同水平处，并且所述第二分离区的底部与所述第三沟槽区的底部处于相同水平处。2.根据权利要求1所述的半导体器件，其中每个所述第一鳍型图案具有在所述第二方向上与所述第二分离区重叠的第一中心区以及在所述第一中心区的相对侧上的第一端部区和第二端部区，以及其中每个所述第二鳍型图案具有在所述第二方向上与所述第一分离区重叠的第二中心区以及在所述第二中心区的相对侧上的第三端部区和第四端部区。3.根据权利要求2所述的半导体器件，其中所述第一端部区和所述第四端部区在所述第二方向上彼此重叠，所述第二端部区和所述第三端部区在所述第二方向上彼此重叠。4.根据权利要求3所述的半导体器件，其中所述至少一条第一栅极线包括分别与所述第三有源鳍以及彼此重叠的所述第一端部区和所述第四端部区交叉的多条第一栅极线，以及其中所述至少一条第二栅极线包括分别与所述第四有源鳍以及彼此重叠的所述第二端部区和所述第三端部区交叉的多条第二栅极线。5.根据权利要求3所述的半导体器件，其中所述第一有源鳍和所述第二有源鳍具有第一导电类型，所述第三有源鳍和所述第四有源鳍具有第二导电类型。6.根据权利要求3所述的半导体器件，进一步包括：第三栅极线，在所述第二方向上延伸并与所述至少一条第一栅极线对准，并与所述第四有源鳍交叉；以及第四栅极线，在所述第二方向上延伸并与所述至少一条第二栅极线对准，并与所述第三有源鳍交叉。7.根据权利要求1所述的半导体器件，其中所述第一分离区和所述第二分离区包括分
别与所述第三有源鳍和所述第四有源鳍相邻的外部拐角，并且所述外部拐角包括在平面图中的凸出圆化部分。8.根据权利要求1所述的半导体器件，其中所述第一鳍型图案和所述第二鳍型图案具有分别由所述第一分离区和所述第二分离区限定的端面，并且所述第一鳍型图案和所述第二鳍型图案的每个所述端面具有在平面图中基本垂直于所述第一方向的部分。9.根据权利要求1所述的半导体器件，其中所述第一分离区和所述第二分离区包括分别与所述第二有源鳍和所述第一有源鳍相邻的内部拐角，并且所述内部拐角包括在平面图中的凹入圆化部分。10.根据权利要求1所述的半导体器件，其中所述第一沟槽区限定所述第一鳍型图案和所述第二鳍型图案的相对侧表面，并且包括在所述第一方向上延伸到所述第一分离区或所述第二分离区的部分。11.根据权利要求10所述的半导体器件，其中所述第一沟槽区的所述部分具有在与所述第一沟槽区的底部基本相同的水平处的底部，所述第一沟槽区的所述部分的所述底部相对于所述第一分离区的所述底部或所述第二分离区的所述底部限定台阶差。12.根据权利要求1所述的半导体器件，其中所述第三有源鳍和所述第四有源鳍在所述第一方向上连续延伸而没有分离区，并且所述第一有源鳍和所述第二有源鳍...

【专利技术属性】
技术研发人员：姜明昊，金勇儿，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：