一种基于近似计算结构的全数字存内计算单元制造技术

本发明专利技术公开了一种基于近似计算结构的全数字存内计算单元，包括并联在位线BLB和位线BL之间的多个SRAM，四个SRAM为一组连接有近似计算结构；近似计算结构包括第一级或非门、第二级或非门和与非门，两个SRAM为一组连接有第一级或非门，两个第一级或非门为一组连接有第二级或非门和与非门。本发明专利技术提供一种基于近似计算结构的全数字存内计算单元，针对数字存内计算结构中因为额外乘法和加法树电路的叠加导致功耗和面积损耗增加的问题，设计近似计算结构，降低加法器阵列的功耗和面积。降低加法器阵列的功耗和面积。降低加法器阵列的功耗和面积。

【技术实现步骤摘要】
一种基于近似计算结构的全数字存内计算单元


[0001]本专利技术涉及一种基于近似计算结构的全数字存内计算单元，属于数字存内计算


技术介绍

[0002]在人工智能发展迅猛的今天，传统的冯诺依曼架构针对数据密集型的神经网络本身存在“存储墙”和“功耗墙”的问题，而存内计算架构通过将存储单元和计算电路结合，可从根本上解决冯诺依曼瓶颈。
[0003]而主流的模拟密集型电路的抗干扰能力又较弱，相比较之下数字型的全数字存内计算架构的鲁棒性便展出了优势，但数字存内计算结构中又因为额外乘法和加法树电路的叠加导致功耗和面积损耗增加。

技术实现思路

[0004]本专利技术所要解决的技术问题是克服现有技术的缺陷，提供一种基于近似计算结构的全数字存内计算单元，针对数字存内计算结构中因为额外乘法和加法树电路的叠加导致功耗和面积损耗增加的问题，设计近似计算结构，降低加法器阵列的功耗和面积。
[0005]为达到上述目的，本专利技术提供一种基于近似计算结构的全数字存内计算单元，包括并联在位线BLB和位线BL之间的多个SRAM，四个SRAM为一组连接有近似计算结构；
[0006]所述近似计算结构包括第一级或非门、第二级或非门和与非门，两个SRAM为一组连接有第一级或非门，两个第一级或非门为一组连接有第二级或非门和与非门。
[0007]进一步地，两所述SRAM的输出端连接同一第一级或非门的输入端，第二级或非门的输入端连接位于同一组的两个第一级或非门的输出端，与非门的输入端连接位于同一组的两个第一级或非门的输出端。。
[0008]进一步地，所述SRAM连接字线WL和输入端IN。
[0009]进一步地，所述SRAM包括第一场效应管、第二场效应管、反相器组和乘法器；
[0010]所述反相器组的两端分别连接两场效应管的漏极，两所述场效应管的栅极均连接字线WL，所述第一场效应管的源极连接位线BL，所述第二场效应管的源极连接位线BLB；
[0011]所述乘法器的输入端连接输入端IN，以及第一场效应管与反相器组的连接节点，所述乘法器的输出端连接第一级或非门的输入端。
[0012]进一步地，所述反相器组包括第一反相器和第二反相器，所述第一反相器的输入端连接第二反相器的输出端，且在连接节点接入第一场效应管的漏极；
[0013]所述第一反相器的输出端连接第二反相器的输入端，且在连接节点接入第二场效应管的漏极。
[0014]进一步地，所述场效应管为N沟道耗尽型场效应管。
[0015]进一步地，所述第二级或非门的输出端连接Cout；
[0016]所述与非门的输出端连接Sum。
[0017]进一步地，所述第一级或非门、第二级或非门和与非门内部采用互补CMOS逻辑搭建。
[0018]本专利技术所达到的有益效果：
[0019]本专利技术提供一种基于近似计算结构的全数字存内计算单元，相较于现有技术中的模拟密集型存内计算单元，本专利技术提供一种数字型存内计算单元，具有更优秀的鲁棒性，且受到的非理想特性的影响较小。
[0020]本专利技术设计功耗较小的新的计算结构，在计算时只需要4个门就可以计算4个数的累加，在整合成存内计算系统时可以显著提高能效。
附图说明
[0021]图1是本专利技术实施例提供的一种基于近似计算结构的全数字存内计算单元的基本结构图；
[0022]图2是本专利技术实施例提供的一种基于近似计算结构的全数字存内计算单元中SRAM的结构图；
[0023]图3是本专利技术实施例提供的一种基于近似计算结构的全数字存内计算单元中近似计算结构的结构图；
[0024]图中：100、第一场效应管；200、第二场效应管；300、第一反相器；400、第二反相器；500、乘法器；600、第一级或非门；700、与非门；800、第二级或非门。
具体实施方式
[0025]下面结合附图对本专利技术作进一步描述。以下实施例仅用于更加清楚地说明本专利技术的技术方案，而不能以此来限制本专利技术的保护范围。
[0026]本专利技术的实施例提供一种基于近似计算结构的全数字存内计算单元，如图1至图3所示，针对可适用于全数字存内计算架构中，其中的近似计算结构采用极简单的方式完成数据压缩，可以降低存内计算电路结构的整体功耗，同时降低整体计算时的延时。该单元可应用于单比特存内计算架构中，主要针对二值化神经网络，其中每四个SRAM单元配备一个近似计算单元，在计算过程中电压VDD代表“+1”，电压VSS表示
“‑
1”。最终的近似计算结构用于对按位乘法结果中“1”的数量进行统计，从而得到部分和结果。
[0027]在具体设计时，四个SRAM为一组，并设置在位线BLB和位线BL之间，各SRAM连接有字线WL、输入端IN和近似计算结构。
[0028]近似计算结构包括第一级或非门600、第二级或非门800和与非门700，两个6SRAM为一组连接有第一级或非门600，两个第一级或非门600为一组连接有第二级或非门800和与非门700，两SRAM的输出端连接同一第一级或非门600的输入端，第二级或非门800的输入端连接位于同一组的两个第一级或非门600的输出端，与非门700的输入端连接位于同一组的两个第一级或非门600的输出端，第二级或非门800的输出端连接Cout，与非门700的输出端连接Sum。
[0029]本专利技术通过上述全数字存内单元设计，相较于现有技术中的模拟密集型存内计算单元可有效提高鲁棒性，同时功耗更小，计算时只需要4个门就可以计算4个数的累加。
[0030]在具体设计SRAM时，包括第一场效应管100、第二场效应管200、反相器组和乘法器
500；
[0031]反相器组的两端分别连接两场效应管的漏极，两场效应管的栅极均连接字线WL，第一场效应管100的源极连接位线BL，第二场效应管200的源极连接位线BLB；
[0032]乘法器500的输入端连接输入端IN，以及第一场效应管100与反相器组的连接节点，乘法器500的输出端连接第一级或非门600的输入端。
[0033]反相器组包括第一反相器300和第二反相器400，第一反相器300的输入端连接第二反相器400的输出端，且在连接节点接入第一场效应管100的漏极；
[0034]第一反相器300的输出端连接第二反相器400的输入端，且在连接节点接入第二场效应管200的漏极。
[0035]场效应管为N沟道耗尽型场效应管。
[0036]在进行具体实施时，如图1所示SRAM包括N1、N2、N3、N4、N5、N6、N7、N8、I1、I2、I3、I4、I5、I6、I7、I8、NOR1、NOR2、NOR3、NAND、XNOR0、XNOR1、XNOR2和XNOR3，其中XNOR0、XNOR1、XNOR2和XNOR3这四个同或门作为乘累加运算中的乘法器使用，NOR1、NOR2、NOR3和NAND作为近似计算结构使用，门内部采用互补CMOS逻辑搭建。
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【技术保护点】

【技术特征摘要】
1.一种基于近似计算结构的全数字存内计算单元，其特征在于：包括并联在位线BLB和位线BL之间的多个SRAM，四个SRAM为一组连接有近似计算结构；所述近似计算结构包括第一级或非门(600)、第二级或非门(800)和与非门(700)，两个SRAM为一组连接有第一级或非门(600)，两个第一级或非门(600)为一组连接有第二级或非门(800)和与非门(700)。2.根据权利要求1所述的基于近似计算结构的全数字存内计算单元，其特征在于：两所述SRAM的输出端连接同一第一级或非门(600)的输入端，第二级或非门(800)的输入端连接位于同一组的两个第一级或非门(600)的输出端，与非门(700)的输入端连接位于同一组的两个第一级或非门(600)的输出端。3.根据权利要求2所述的基于近似计算结构的全数字存内计算单元，其特征在于：所述SRAM连接字线WL和输入端IN。4.根据权利要求3所述的基于近似计算结构的全数字存内计算单元，其特征在于：所述SRAM包括第一场效应管(100)、第二场效应管(200)、反相器组和乘法器(500)；所述反相器组的两端分别连接两场效应管的漏极，两所述场效应管的栅极均连接字线WL，所述第一场效应管(100)...

【专利技术属性】
技术研发人员：乔树山，曹景楠，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：