片上系统的系统管理控制器电路技术方案

本发明专利技术提供了一种片上系统的系统管理控制器电路，包括控制器、系统管理寄存器、电源开关控制子电路、时钟控制子电路、复位控制子电路及IO控制子电路；控制器与系统管理寄存器相连接；系统管理寄存器分别与电源开关控制子电路、时钟控制子电路、复位控制子电路及IO控制子电路相连接；电源开关控制子电路分别与时钟控制子电路、复位控制子电路相连接；时钟控制子电路与复位控制子电路相连接。本发明专利技术通过对系统管理控制器定义统一的组织结构、编程接口和管理方法，可以高效的生成系统管理控制器的RTL代码；可以用Python脚本自动生成系统管理控制器代码，大大简化了系统管理控制器的编码难度，提高系统管理控制器的功能正确性。提高系统管理控制器的功能正确性。提高系统管理控制器的功能正确性。

【技术实现步骤摘要】
片上系统的系统管理控制器电路


[0001]本专利技术涉及片上系统的
，具体地，涉及片上系统的系统管理控制器电路。

技术介绍

[0002]在每一款片上系统芯片设计时，一旦时钟、复位、或电源管理的控制信号出现错误，全芯片将因一个小小的错误而无法工作。
[0003]在公开号为CN112835845A的专利文献中公开了用于管理形成例如微控制器的片上系统的调试的方法和对应片上系统。在一个实施例中，片上系统包括：多个微处理器；多个从资源；互连电路，其耦合在微处理器与从资源之间，该互连电路被配置为在微处理器与从资源之间路由事务；以及处理控制器，其被配置为：允许系统的用户在系统内实施由配置信息块的集合所限定的系统的至少一个配置图，该配置信息块的集合用于限定至少一个微处理器向从资源中的至少一些从资源的指派；选择至少一个微处理器；并且授权外部调试工具出于调试目的仅访问被指派给该至少一个微处理器的从资源。
[0004]因此，需要提出一种新的技术方案以改善上述技术问题。

技术实现思路

[0005]针对现有技术中的缺陷，本专利技术的目的是提供一种片上系统的系统管理控制器电路。
[0006]根据本专利技术提供的一种片上系统的系统管理控制器电路，包括控制器、系统管理寄存器、电源开关控制子电路、时钟控制子电路、复位控制子电路及IO控制子电路；
[0007]所述控制器与系统管理寄存器相连接；所述系统管理寄存器分别与电源开关控制子电路、时钟控制子电路、复位控制子电路及IO控制子电路相连接；所述电源开关控制子电路分别与时钟控制子电路、复位控制子电路相连接；所述时钟控制子电路与复位控制子电路相连接。
[0008]优选地，所述控制器还连接有POR复位逻辑电路和唤醒逻辑电路。
[0009]优选地，所述POR复位逻辑电路根据片上系统芯片的上电复位信号和输入参考时钟，生成控制器、系统管理寄存器、锁相环PLL、时钟控制子电路、电源控制子电路、复位控制子电路、IO控制子电路的复位信号。
[0010]优选地，所述唤醒逻辑电路监测IO引脚，或片上系统的内部唤醒事件，并报告给控制器，让控制器控制电源开关控制子电路恢复对被唤醒模块的供电。
[0011]优选地，所述系统管理寄存器还连接有复位配置逻辑电路、寄存器访问接口IF及锁相环PLL相连接；
[0012]所述复位配置逻辑电路与POR复位逻辑电路相连接；所述锁相环PLL与时钟控制子电路相连接。
[0013]优选地，所述复位配置逻辑电路锁存引脚输入的复位配置信号，并对配置信息译码，生成锁相环PLL的配置信号、以及将锁存的复位配置信息传递给系统管理寄存器。
[0014]优选地，所述锁相环PLL生成片上系统所需的所有基本时钟；片上系统需要多个PLL，每个PLL的输出频率根据片上系统的设计规格书确定。
[0015]优选地，所述控制器是整个电路的核心，按一定的时序和操作序列控制源开关控制子电路、时钟控制子电路及复位控制子电路。
[0016]优选地，所述系统管理寄存器是片上系统芯片用户管理全芯片电源开关控制子电路、时钟控制子电路及复位控制子电路的编程接口；电源开关控制子电路、时钟控制子电路、复位控制子电路的控制信号来自系统管理寄存器，系统管理控制器内的状态信息也反馈给系统管理寄存器；
[0017]系统管理寄存器能够被控制器访问，也能够被片上系统的主处理器核访问；系统管理控制器通过寄存器访问接口IF挂载到片上系统的片上总线上，作为片上系统的一个子电路。
[0018]优选地，所述电源开关控制子电路根据控制器的控制信号、系统管理寄存器的值控制片上系统内全局或子模块的电源开关。
[0019]与现有技术相比，本专利技术具有如下的有益效果：
[0020]1、本专利技术通过对系统管理控制器定义统一的组织结构、编程接口和管理方法，可以高效的生成系统管理控制器的RTL代码；
[0021]2、本专利技术只需在表格文件中定义时钟信号、时钟域对应的复位信号、电源域的控制信号、输入参考时钟信号等，就可以用Python脚本自动生成系统管理控制器代码，大大简化了系统管理控制器的编码难度，提高系统管理控制器的功能正确性。
附图说明
[0022]通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显：
[0023]图1为本专利技术系统管理控制器结构框图；
[0024]图2为本专利技术系统管理控制器的处理流程图。
具体实施方式
[0025]下面结合具体实施例对本专利技术进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本专利技术，但不以任何形式限制本专利技术。应当指出的是，对本领域的普通技术人员来说，在不脱离本专利技术构思的前提下，还可以做出若干变化和改进。这些都属于本专利技术的保护范围。
[0026]实施例1：
[0027]根据本专利技术提供的一种片上系统的系统管理控制器电路，包括控制器、系统管理寄存器、电源开关控制子电路、时钟控制子电路、复位控制子电路及IO控制子电路；控制器与系统管理寄存器相连接；系统管理寄存器分别与电源开关控制子电路、时钟控制子电路、复位控制子电路及IO控制子电路相连接；电源开关控制子电路分别与时钟控制子电路、复位控制子电路相连接；时钟控制子电路与复位控制子电路相连接。
[0028]控制器还连接有POR复位逻辑电路和唤醒逻辑电路。
[0029]POR复位逻辑电路根据片上系统芯片的上电复位信号和输入参考时钟，生成控制
器、系统管理寄存器、锁相环PLL、时钟控制子电路、电源控制子电路、复位控制子电路、IO控制子电路的复位信号。
[0030]唤醒逻辑电路监测IO引脚，或片上系统的内部唤醒事件，并报告给控制器，让控制器控制电源开关控制子电路恢复对被唤醒模块的供电。
[0031]系统管理寄存器还连接有复位配置逻辑电路、寄存器访问接口IF及锁相环PLL相连接；复位配置逻辑电路与POR复位逻辑电路相连接；锁相环PLL与时钟控制子电路相连接。
[0032]复位配置逻辑电路锁存引脚输入的复位配置信号，并对配置信息译码，生成锁相环PLL的配置信号、以及将锁存的复位配置信息传递给系统管理寄存器。
[0033]锁相环PLL生成片上系统所需的所有基本时钟；片上系统需要多个PLL，每个PLL的输出频率根据片上系统的设计规格书确定。
[0034]控制器是整个电路的核心，按一定的时序和操作序列控制源开关控制子电路、时钟控制子电路及复位控制子电路。
[0035]系统管理寄存器是片上系统芯片用户管理全芯片电源开关控制子电路、时钟控制子电路及复位控制子电路的编程接口；电源开关控制子电路、时钟控制子电路、复位控制子电路的控制信号来自系统管理寄存器，系统管理控制器内的状态信息也反馈给系统管理寄存器；系统管理寄存器能够被控制器访问，也能够被片上系统的主处理器核访问；系统管理控制器通过寄存器访问接口IF挂载到片上系统的片上总线上，作为片上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种片上系统的系统管理控制器电路，其特征在于，包括控制器、系统管理寄存器、电源开关控制子电路、时钟控制子电路、复位控制子电路及IO控制子电路；所述控制器与系统管理寄存器相连接；所述系统管理寄存器分别与电源开关控制子电路、时钟控制子电路、复位控制子电路及IO控制子电路相连接；所述电源开关控制子电路分别与时钟控制子电路、复位控制子电路相连接；所述时钟控制子电路与复位控制子电路相连接。2.根据权利要求1所述的片上系统的系统管理控制器电路，其特征在于，所述控制器还连接有POR复位逻辑电路和唤醒逻辑电路。3.根据权利要求2所述的片上系统的系统管理控制器电路，其特征在于，所述POR复位逻辑电路根据片上系统芯片的上电复位信号和输入参考时钟，生成控制器、系统管理寄存器、锁相环PLL、时钟控制子电路、电源控制子电路、复位控制子电路、IO控制子电路的复位信号。4.根据权利要求2所述的片上系统的系统管理控制器电路，其特征在于，所述唤醒逻辑电路监测IO引脚，或片上系统的内部唤醒事件，并报告给控制器，让控制器控制电源开关控制子电路恢复对被唤醒模块的供电。5.根据权利要求1所述的片上系统的系统管理控制器电路，其特征在于，所述系统管理寄存器还连接有复位配置逻辑电路、寄存器访问接口IF及锁相环PLL相连接；所述复位配置逻辑电路与POR复位逻辑电路相连接；所述锁相环PLL与时钟控制子电路相连接。6.根据权...

【专利技术属性】
技术研发人员：马鹏，任敏华，张伟，刘佩，段懿玮，丁伯楠，徐镇，谷航平，高崇尧，
申请(专利权)人：华东计算技术研究所中国电子科技集团公司第三十二研究所，
类型：发明
国别省市：