一种适用于负载开关芯片的静电浪涌防护电路制造技术

针对典型负载开关芯片的ESD/EOS防护措施不足、防护能力弱等缺点，本发明专利技术实例设计了一种适用于负载开关芯片的静电浪涌防护电路。本发明专利技术实例针对负载开关芯片的工作特性及其静电与浪涌防护等级需求，通过特殊的版图布局，设计多SCR泄流路径，实现快速开启、强抗浪涌防护能力等性能指标；通过调节击穿位置、改变内部三极管增益，抑制内部寄生效应、降低漏电流，实现低功耗、低信号传输损失率等性能指标。本发明专利技术实例提出了一种高集成、抗闩锁、强鲁棒性的双向静电与浪涌防护电路，并具有低漏电、弱寄生、强鲁棒性及维持电压可调等特点。强鲁棒性及维持电压可调等特点。强鲁棒性及维持电压可调等特点。

【技术实现步骤摘要】
一种适用于负载开关芯片的静电浪涌防护电路


[0001]本专利技术属于集成电路的静电放电防护及抗浪涌领域，涉及一种静电防护与抗浪涌器件，具体涉及一种适用于负载开关芯片的静电浪涌防护方法，可用于提高便携式消费电子的产品可靠性。

技术介绍

[0002]随着集成电路(IC)产业的迅速发展，芯片在制造工艺、封装形式、应用需求等方面呈现出多样性与复杂性，静电放电(ESD)或浪涌(EOS)防护所导致的IC可靠性问题愈发突出。同时，由于消费电子、通讯网络等电子信息产业的迅速发展，智能手机、平板电脑等便携式消费电子产品对ESD/EOS防护提出了更高的需求。负载开关芯片在电路内部承担着关断功能，是保证各类便携式消费电子产品正常工作的重要功能模块。随着集成电路工艺节点的不断降低，芯片集成度越来越高，负载开关芯片需要满足特定设计窗口下，高集成度、强抗浪涌防护能力、低功耗、快响应速度等诸多需求。因此，设计出符合负载开关芯片防护需求的高性能ESD/EOS防护方案，已成为了该领域需要解决的关键问题。
[0003]可控硅整流器(SCR)作为传统的ESD/EOS防护器件，具有单位面积鲁棒性高、导通电阻低等诸多优点。但是，SCR所特有的低维持电压、高触发电压特性，极易形成闩锁现象或内部被保护电路的栅氧击穿，从而严重制约了负载开关芯片在各类便携式消费电子领域的发展。因此，伴随着工艺结点及设计窗口的不断缩小、晶体管关键尺寸的不断降低，传统SCR难以适用于先进IC产品，尤其是负载开关芯片应用场景下的ESD/EOS防护。为有效改善SCR的高触发、低维持电压特性，可以通过优化版图布局、设计多击穿位置、多路分流等方式设计ESD/EOS防护方案，抑制SCR内部固有的正反馈特性，降低三极管增益，实现特定设计窗口下的ESD/EOS防护需求。
[0004]本专利技术针对负载开关芯片的工作特性及其静电与浪涌防护等级需求，通过特殊的版图布局，设计多SCR泄流路径，实现快速开启、强抗浪涌防护能力等性能指标；通过调节击穿位置、改变内部三极管增益，抑制内部寄生效应、降低漏电流，实现低功耗、低信号传输损失率等性能指标。本专利技术提出了一种高集成、抗闩锁、强鲁棒性的双向静电与浪涌防护电路，并具有低漏电、弱寄生、强鲁棒性及维持电压可调等特点。

技术实现思路

[0005]针对典型负载开关芯片的ESD/EOS防护措施不足、防护能力弱等缺点，本专利技术设计了一种适用于负载开关芯片的静电浪涌防护电路。利用SCR结构强鲁棒性、低导通电阻等优势，采用拓扑状跨桥及浮空N阱，形成双向、抗闩锁、强鲁棒性、低导通电阻的ESD/EOS防护设计电路。本专利技术设计的静电浪涌防护电路具有低寄生、强泄流能力、维持电压可调等特点。
[0006]本专利技术实例通过以下技术方案实现：
[0007]一种适用于负载开关芯片的静电浪涌防护电路，其特征在于：所述静电浪涌防护电路包括嵌入式MOS与SCR的紧凑型电路设计，形成一种高集成的抗闩锁、强鲁棒性、双向电
应力防护电路。所述静电浪涌防护电路主要由P衬底、第一N阱、第二N阱、第三N阱、第四N阱、P阱、第一N+注入区、第二N+注入区、第一P+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第五P+注入区、第六P+注入区、第一多晶硅栅及其所覆盖的第一薄栅氧化层、第二多晶硅栅及其所覆盖的第二薄栅氧化层构成；
[0008]其中，在所述P衬底上表面区域的从左至右依次设有所述第一N阱、所述P阱、所述第三N阱、所述第四N阱、所述第二N阱；所述第一N阱的左侧边缘与所述P衬底左侧边缘相连，所述第一N阱的右侧边缘与所述P阱的左侧边缘相连，所述P阱的右侧边缘与所述第二N阱的左侧边缘相连，所述第二N阱的右侧边缘与所述P衬底的右侧边缘相连；
[0009]沿宽度方向，利用分割阱技术，在所述P阱的中心部分区域，从上到下分割出所述第三N阱和所述第四N阱，所述第三N阱下侧与所述第四N阱上侧设有一定间距，用于提高所述静电浪涌防护电路维持电压，实现抗闩锁功能；
[0010]沿长度方向，在所述第一N阱的表面区域从左至右依次设有所述第一N+注入区、所述第一P+注入区、所述第一多晶硅栅及其所覆盖的所述第一薄栅氧化层、所述第二P+注入区；其中，在所述第一N+注入区的左侧与所述第一N阱的左侧之间设有一定间距，在所述第一N+注入区的右侧与所述第一P+注入区的左侧之间设有一定间距，所述第一P+注入区的右侧边缘均与所述第一薄栅氧化层、所述第一多晶硅栅的左侧边缘相连，所述第一薄栅氧化层、所述第一多晶硅栅的右侧边缘均与所述第二P+注入区左侧边缘相连，用于形成表面触发分流路径，提高电流分布均匀性，实现快开启功能；
[0011]所述第三P+注入区横跨在所述第一N阱与所述P阱之间的表面区域，在所述第三P+注入区左侧与所述第二P+注入区右侧之间设有一定间距，在所述第三P+注入区右侧与所述第四P+注入区左侧之间设有一定间距；所述第四P+注入区横跨在所述P阱与所述第二N阱之间的表面区域，所述第四P+注入区右侧与第五P+注入区左侧之间设有一定间距；
[0012]在所述第二N阱的表面区域从左至右依次设有所述第五P+注入区、所述第二多晶硅栅及其所覆盖的所述第二薄栅氧化层、所述第六P+注入区、所述第二N+注入区；其中，所述第五P+注入区的右侧边缘均与所述第二薄栅氧化层、所述第二多晶硅栅的左侧边缘相连，所述第二薄栅氧化层、所述第二多晶硅栅的右侧边缘均与所述第六P+注入区左侧边缘相连，在所述第六P+注入区的右侧与所述第二N+注入区的左侧设有一定间距，在所述第二N+注入区的右侧与所述第二N阱的右侧之间设有一定间距；
[0013]所述第一N+注入区与第一金属1相连，所述第一P+注入区与第二金属1相连，所述第一多晶硅栅与第三金属1相连，所述第二P+注入区与第四金属1相连，所述第五P+注入区与第五金属1相连，所述第二多晶硅栅与第六金属1相连，所述第六P+注入区与第七金属1相连，所述第二N+注入区与第八金属1相连；
[0014]所述第一金属1、所述第二金属1、所述第三金属1均与第一金属2相连，所述第四金属1和所述第五金属1均与第二金属2相连，所述第六金属1、所述第七金属1和所述第八金属1均与第三金属2相连；
[0015]从所述第一金属2引出第一电极，用作所述静电浪涌防护电路的第一电学应力端，从第三金属2引出第二电极，用作所述静电浪涌防护电路的第二电学应力端。
[0016]本专利技术的有益技术效果为：
[0017](1)本专利技术实例中，在所述静电浪涌防护电路的基础上，所述第一N+注入区、所述
第二N+注入区、所述第一P+注入区、所述第二P+注入区、所述第三P+注入区、所述第四P+注入区、所述第五P+注入区、所述第六P+注入区、所述第一薄栅氧化层、所述第二薄栅氧化层、所述第一多晶硅栅及所述第二多晶硅栅呈全对称版图布局。在所述第一电极和所述第二电极之间施加正向或反向电学应力，所述静电浪涌防护电路的电学特性完全相同，具有双向防护、高集成度的功能。
[0018](2)本专利技术实例中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种适用于负载开关芯片的静电浪涌防护电路，其特征在于：所述静电浪涌防护电路包括嵌入式MOS与SCR的紧凑型电路设计，形成一种高集成的抗闩锁、强鲁棒性、双向电应力防护电路；所述静电浪涌防护电路包括：P衬底(100)、第一N阱(101)、第二N阱(103)、第三N阱(104)、第四N阱(105)、P阱(102)、第一N+注入区(106)、第二N+注入区(113)、第一P+注入区(107)、第二P+注入区(108)、第三P+注入区(109)、第四P+注入区(110)、第五P+注入区(111)、第六P+注入区(112)、第一多晶硅栅(116)及其所覆盖的第一薄栅氧化层(114)、第二多晶硅栅(117)及其所覆盖的第二薄栅氧化层(115)；其中，在所述P衬底(100)上表面区域的从左至右依次设有所述第一N阱(101)、所述P阱(102)、所述第三N阱(104)、所述第四N阱(105)、所述第二N阱(103)；所述第一N阱(101)左侧边缘与所述P衬底(100)左侧边缘相连，所述第一N阱(101)的右侧边缘与所述P阱(102)的左侧边缘相连，所述P阱(102)的右侧边缘与所述第二N阱(103)的左侧边缘相连，所述第二N阱(103)的右侧边缘与所述P衬底(100)的右侧边缘相连；沿宽度方向，利用分割阱技术，在所述P阱(102)的中心部分区域，从上到下分割出所述第三N阱(104)和所述第四N阱(105)，所述第三N阱(104)下侧与所述第四N阱(105)上侧设有间距，用于提高所述静电浪涌防护电路维持电压，实现抗闩锁功能；沿长度方向，在所述第一N阱(101)的表面区域从左至右依次设有所述第一N+注入区(106)、所述第一P+注入区(107)、所述第一多晶硅栅(116)及其所覆盖的所述第一薄栅氧化层(114)、所述第二P+注入区(108)；其中，在所述第一N+注入区(106)的左侧与所述第一N阱(101)的左侧之间设有间距，在所述第一N+注入区(106)的右侧与所述第一P+注入区(107)的左侧之间设有间距，所述第一P+注入区(107)的右侧边缘均与所述第一薄栅氧化层(114)、所述第一多晶硅栅(116)的左侧边缘相连，所述第一薄栅氧化层(114)、所述第一多晶硅栅(116)的右侧边缘与均所述第二P+注入区(108)左侧边缘相连，用于形成表面触发分流路径，提高电流分布均匀性，实现快开启功能；所述第三P+注入区(109)横跨在所述第一N阱(101)与所述P阱(102)之间的表面区域，在所述第三P+注入区(109)左侧与所述第二P+注入区(108)右侧之间设有间距，在所述第三P+注入区(109)右侧与所述第四P+注入区(110)左侧之间设有一间距；所述第四P+注入区(110)横跨在所述P阱(102)与所述第二N阱(103)之间的表面区域，在所述第四P+注入区(110)右侧与第五P+注入区(111)左侧之间设有一间距；在所述第二N阱(103)的表面区域从左至右依次设有所述第五P+注入区(111)、所述第二多晶硅栅(117)及其所覆盖的所述第二薄栅氧化层(115)、所述第六P+注入区(112)、所述第二N+注入区(113)；其中，所述第五P+注入区(111)的右侧边缘均与所述第二薄栅氧化层(115)、所述第二多晶硅栅(117)的左侧边缘相连，所述第二薄栅氧化层(115)、所述第二多晶硅栅(117)的右侧边缘均与所述第六P+注入区(112)左侧边缘相连，在所述第六P+注入区(112)的右...

【专利技术属性】
技术研发人员：曹喜悦，梁海莲，顾晓峰，刘俊良，梁鸿基，
申请(专利权)人：江南大学，
类型：发明
国别省市：