半导体结构的形成方法技术

本发明专利技术提供的方法包括接收半导体基板，其具有第一半导体材料的半导体表面；形成抗击穿结构于半导体基板中；在第一温度T1对半导体基板进行预烘烤工艺；在第二温度T2外延成长第一半导体材料的未掺杂的半导体层于半导体基板上，且未掺杂的半导体层具有第一厚度t1；在第三温度T3外延成长半导体层堆叠于未掺杂的半导体层上，且第三温度T3小于第二温度T2；图案化半导体基板与半导体层堆叠以形成沟槽，进而定义与沟槽相邻的主动区；形成隔离结构于沟槽中；选择性移除第二半导体层；以及形成栅极结构以包覆每一第一半导体层。构以包覆每一第一半导体层。构以包覆每一第一半导体层。

【技术实现步骤摘要】
半导体结构的形成方法


[0001]本专利技术实施例一般涉及集成电路装置，更特别涉及多栅极装置如全绕式栅极装置。

技术介绍

[0002]电子产业对较小、较快、且同时支援大量复杂功能的电子装置的需求持续增加。为了符合这些需求，集成电路产业的持续趋势为制造低成本、高效能、与低能耗的集成电路。达成这些目标的主要方法为减少集成电路尺寸(比如最小集成电路结构的尺寸)，进而改善产能与降低相关成本。然而尺寸缩小亦增加集成电路制造工艺的复杂度。因此为了实现集成电路装置与其效能的持续进展，集成电路制造工艺与技术亦须类似进展。
[0003]近来导入多栅极装置以改善栅极控制。多栅极装置可增加栅极
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通道耦合、减少关闭状态电流、及/或减少短通道效应。多栅极装置之一为全绕式栅极装置(亦可视作多通道装置)，其包括堆叠的多个通道，且栅极结构可部分或完全延伸于多个通道周围，以接触至少两侧上的通道区。全绕式栅极装置可大幅缩小集成电路技术的尺寸，维持栅极控制、并缓解短通道效应，且可无缝整合至现有的集成电路制造工艺。随着全绕式栅极装置持续缩小，产生多种挑战。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，包括：接收一半导体基板，其具有一第一半导体材料的一半导体表面；形成一抗击穿结构于该半导体基板中；在一第一温度对该半导体基板进行一预烘烤工艺；在一第二温度外延成长该第一半导体材料的一未掺杂的半导体层于该半导体基板上，且该未掺杂的半导体层具有一第一厚度；在一第三温度外延成长一半导体层堆叠于该未掺杂的半导体层上，且该第三温度小于该第二温度，其中该半导体层堆叠包括垂直堆叠且交错设置的多个第一半导体层与多个第二半导体层，该些第一半导体层各自的一第二厚度大于该第一厚度，且该些第二半导体层各自的一第三厚度大于该第一厚度；图案化该半导体基板与该半导体层堆叠以形成一沟槽，进而定义与该沟槽相邻的一主动区；形成一隔离结构于该沟槽中；选择性移除该些第二半导体层；以及形成一栅极结构以包覆每一该些第一半导体层。2.如权利要求1所述的半导体结构的形成方法，其中：形成该隔离结构的步骤包括将一介电材料层与含有一掺质的一固体掺杂源材料层填入该沟槽；以及形成该抗击穿结构的步骤包括在一第四温度自该固体掺杂源材料层驱动该掺质至该主动区，且该第四温度大于该第三温度。3.如权利要求2所述的半导体结构的形成方法，还包括在外延成长该半导体层堆叠之前形成一扩散阻挡层于该未掺杂的半导体层上，其中该扩散阻挡层包括一第四厚度，且该第四厚度大于该第二厚度与该第三厚度。4.如权利要求3所述的半导体结构的形成方法，其中：该些第一半导体层包括该第一半导体材料；该些第二半导体层包括一第二半导体材料，且该第二半导体材料与该第一半导体材料的组成不同；以及该扩散阻挡层包括该第二半导体材料。5.如权利要求4所述的半导体结构的形成方法，其中该第一半导体材料包括硅，且该第二半导体材料包括硅锗。6.一种半导体结构的形成方法，包括：接收一半导体基板，其具有一第一半导体材料的一半导体表面；在一第一温度对该基板进行一预烘烤工艺；在一第二温度外延成长该第一半导体材料的一未掺杂的半导体层于该基板上，且该未掺杂的半导体层具有一第一厚度；在一第三温度外延成长一半导体层堆叠于该未掺杂的半导体层上，该第三温度小于该第一温度与该第二温度，其中该半导体层堆叠包括垂直堆叠且交错设置的多个第一半导体层与多个第二半导体层，该些第一半导体层各自的一第二厚度大于该第一厚度，且该些第二半导体层各自...

【专利技术属性】
技术研发人员：焦闵，蔡济印，林大文，周鸿儒，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：