一种应用于相控阵射频芯片的片上自测试电路架构及片上自测试方法技术

本发明专利技术公开了一种应用于相控阵射频芯片的片上自测试电路架构及片上自测试方法，包括测试信号源产生电路，用于产生注入相控阵射频芯片主信号链的信号，和为本振电路提供输入信号；本振电路，用于根据测试信号源产生电路提供的输入信号，产生提供给信号处理电路的正交本振；信号处理电路，用于对来自相控阵射频芯片主信号链的信号进行增益调整，以及将增益调整后的信号和正交本振进行正交混频，得到处理后的信号，从处理后的信号中获取相控阵射频芯片主信号链的增益信息和相位信息，依据相控阵射频芯片主信号链的增益信息和相位信息，完成对相控阵射频芯片主信号链的增益切换性能、移相器性能、通道失配性能和绝对增益性能的测试。试。试。

【技术实现步骤摘要】
一种应用于相控阵射频芯片的片上自测试电路架构及片上自测试方法


[0001]本专利技术属于电路设计
，本专利技术涉及一种应用于相控阵射频芯片的片上自测试电路架构及片上自测试方法。

技术介绍

[0002]相控阵(Phased Array)射频芯片是一种连接阵列天线的射频芯片。它通过控制阵列中与各个天线相连的射频通道相位和功率，可以快速控制信号的方向和强度，从而实现快速扫描和高效传输数据。
[0003]相控阵射频芯片的测试，是其规模量产的核心环节。传统的测试方案是采用自动化测试机台以及射频测试仪表对相控阵芯片进行测试，该测试方案的硬件成本极高，大大增加了相控阵射频芯片的量产成本。同时由于高频引脚测试对在压接时的受力很敏感，因此难以达到满足要求的测试精度。

技术实现思路

[0004]专利技术目的：为解决现有测试方案存在的硬件成本高、测试精度低等问题，本专利技术提出了一种应用于相控阵射频芯片的片上自测试电路架构及片上自测试方法。
[0005]技术方案：一种应用于相控阵射频芯片的片上自测试电路架构，包括：片上自测试电路和信号耦合网络；所述片上自测试电路通过信号耦合网络向相控阵射频芯片主信号链注入信号Signal_In，以及该片上自测试电路通过信号耦合网络接收来自相控阵射频芯片主信号链的信号Signal_Out；
[0006]所述片上自测试电路包括：
[0007]测试信号源产生电路，用于产生注入相控阵射频芯片主信号链的信号Signal_In，和为本振电路提供输入信号；
[0008]本振电路，用于根据测试信号源产生电路提供的输入信号，产生提供给信号处理电路的正交本振；
[0009]信号处理电路，用于对来自相控阵射频芯片主信号链的信号Signal_Out进行增益调整，以及将增益调整后的信号Signal_Out和正交本振进行正交混频，得到处理后的信号，所述处理后的信号中包含相控阵射频芯片主信号链的增益信息和相位信息。
[0010]进一步的，所述测试信号源产生电路由依次连接的信号源和倍频器构成。
[0011]进一步的，所述本振电路由依次连接的移相器和正交产生电路构成。
[0012]进一步的，所述信号处理电路由依次连接的可变增益放大器和正交混频器构成，所述正交混频器接收来自本振电路的正交本振，对增益调整后的信号Signal_Out进行正交混频。
[0013]进一步的，所述片上自测试电路还包括接收链路开关网络和发射链路开关网络；
[0014]当相控阵射频芯片主信号链处于接收模式时，测试信号源产生电路通过接收链路
开关网络和信号耦合网络向相控阵射频芯片主信号链注入信号Signal_In，混频/采样信号处理电路通过信号耦合网络和接收链路开关网络接收来自相控阵射频芯片主信号链的信号Signal_Out；
[0015]当相控阵射频芯片主信号链处于发射模式时，测试信号源产生电路通过发射链路开关网络和信号耦合网络向相控阵射频芯片主信号链注入信号Signal_In，混频/采样信号处理电路通过信号耦合网络和发射链路开关网络接收来自相控阵射频芯片主信号链的信号Signal_Out。
[0016]本专利技术还公开了一种相控阵射频芯片的片上自测试方法，包括以下步骤：
[0017]步骤1：向相控阵射频芯片主信号链注入信号Signal_In；
[0018]步骤2：获取来自相控阵射频芯片主信号链的信号Signal_Out；
[0019]步骤3：对信号Signal_Out依次进行增益调整和正交混频，得到处理后的信号，所述处理后的信号中包含相控阵射频芯片主信号链的增益信息和相位信息；
[0020]步骤4：从处理后的信号中获取相控阵射频芯片主信号链的增益信息和相位信息，依据相控阵射频芯片主信号链的增益信息和相位信息，完成对相控阵射频芯片主信号链的增益切换性能、移相器性能、通道失配性能和绝对增益性能的测试。
[0021]有益效果：本专利技术与现有技术相比，具有以下优点：
[0022](1)采用本专利技术的片上自测试电路架构无需外部测试设备即可实现对相控阵射频芯片的测试，具有成本低的优点；
[0023](2)本专利技术的片上自测试电路架构可内置在相控阵射频芯片上，因此本专利技术的相控阵射频芯片具有易小型化和易集成等优点；
[0024](3)本专利技术的片上自测试电路架构可基于相控阵射频芯片内部的测试资源完成测试，能有效避免高频引脚测试对压接时受力敏感的问题，因此，本专利技术的相控阵射频芯片具有较高的测试精度。
附图说明
[0025]图1为一种应用于相控阵射频芯片的片上自测试电路架构示意图；
[0026]图2为本专利技术的片上自测试电路架构框图；
[0027]图3为开关网络在相控阵射频芯片主信号链处于接收模式、发射模式时的框图；其中，图3中的(a)为开关网络在相控阵射频芯片主信号链处于接收模式时的框图，图3中的(b)为开关网络在相控阵射频芯片主信号链处于发射模式时的框图；
[0028]图4为本专利技术的信号处理电路的基本原理示意图，图4中的(a)为信号处理电路的信号输入和信号输出示意图，图4中的(b)为信号处理电路的输出信号的极坐标。
具体实施方式
[0029]现结合附图和实施例对本专利技术的技术方案做进一步说明。
[0030]实施例1：
[0031]如图1所示，本实施例公开了一种应用于相控阵射频芯片的片上自测试电路架构，其主要包括片上自测试电路1和信号耦合网络2，由于片上自测试电路1和信号耦合网络2是芯片内部实现的，可以被称为芯片内部测试资源，因此本实施例提出片上自测试电路架构
是基于相控阵射频芯片内部的测试资源完成测试。当采用本实施例的片上自测试电路架构对相控阵射频芯片进行测试时，片上自测试电路1通过信号耦合网络2向相控阵射频芯片主信号链3注入信号Signal_In，以及该片上自测试电路1通过信号耦合网络2接收来自相控阵射频芯片主信号链3的信号Signal_Out。片上自测试电路1对注入信号Signal_In和信号Signal_Out进行信号处理，最终实现对相控阵芯片主信号链3的射频性能测试。
[0032]具体的，如图2所示，本实施例的片上自测试电路1包括测试信号源产生电路11、本振电路12、开关网络13和信号处理电路14。
[0033]其中，测试信号源产生电路11用于产生注入相控阵射频芯片主信号链的信号Signal_In，和为本振电路提供输入信号。本实施例的测试信号源产生电路包括但不限于如图2所示的结构，其可包括信号源和倍频器，信号源可以用片内时钟源实现，也可以留出引脚由片外信号源外灌；采用倍频器的目的为可以降低对时钟源/片外信号源的频率要求；例如：当应用于5G毫米波24.25～29.5GHz频段时，本实施例的测试信号源产生电路可以采用2倍频电路，此时信号源要求为12.125GHz～14.75GHz；当应用于车载雷达76～79GHz频段时，本实施例的测试信号源产生电路可以采本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于相控阵射频芯片的片上自测试电路架构，其特征在于：包括：片上自测试电路和信号耦合网络；所述片上自测试电路通过信号耦合网络向相控阵射频芯片主信号链注入信号Signal_In，以及该片上自测试电路通过信号耦合网络接收来自相控阵射频芯片主信号链的信号Signal_Out；所述片上自测试电路包括：测试信号源产生电路，用于产生注入相控阵射频芯片主信号链的信号Signal_In，和为本振电路提供输入信号；本振电路，用于根据测试信号源产生电路提供的输入信号，产生提供给信号处理电路的正交本振；信号处理电路，用于对来自相控阵射频芯片主信号链的信号Signal_Out进行增益调整，以及将增益调整后的信号Signal_Out和正交本振进行正交混频，得到处理后的信号，所述处理后的信号中包含相控阵射频芯片主信号链的增益信息和相位信息。2.根据权利要求1所述的一种应用于相控阵射频芯片的片上自测试电路架构，其特征在于：所述测试信号源产生电路由依次连接的信号源和倍频器构成。3.根据权利要求1所述的一种应用于相控阵射频芯片的片上自测试电路架构，其特征在于：所述本振电路由依次连接的移相器和正交产生电路构成。4.根据权利要求1所述的一种应用于相控阵射频芯片的片上自测试电路架构，其特征在于：所述信号处理电路由依次连接的可变增益放大器和正交混频器构成，所述正交混频器接收来自本振电路的正交本振，对增益调整后的信号Signal_Out进行正...

【专利技术属性】
技术研发人员：李治，诸小胜，姜源，王镇，王永利，
申请(专利权)人：思诺威科技无锡有限公司，
类型：发明
国别省市：