一种聚合物薄膜区域选择性沉积的方法技术

本发明专利技术公开了一种聚合物薄膜区域选择性沉积的方法，所述方法包括使基材与等离子体接触后放入反应器中进行聚合物薄膜沉积；其中，基材包括第一金属区域和第二介电材料区域，相较于第一金属区域，具有低介电常数的聚合物薄膜在第二介电材料区域的沉积选择性达50％以上。该方法经等离子体表面修饰后实现聚合物薄膜区域选择性沉积，具有工艺流程简单、区域选择性高、与CMOS集成电路制造工艺相容性好等优点。点。点。

【技术实现步骤摘要】
一种聚合物薄膜区域选择性沉积的方法


[0001]本专利技术属于集成电路纳米制造
，特别涉及一种聚合物薄膜区域选择性沉积的方法。

技术介绍

[0002]在过去半个世纪以来，芯片制造工艺的不断进步推动摩尔定律的延续，并带动了信息技术的飞速发展。然而，随着集成电路制造工艺迈进5nm甚至更先进的技术节点，传统依赖光刻的“自上而下”的图案化加工工艺面临着图案分辨率和边缘对准的双重挑战(Bonvalot,M.et al.Area selective deposition using alternate deposition and etch super
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cycle strategies.Dalton Trans.51,442
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450(2022).)。此外，传统图案化工艺还面临工艺冗长、成本增加等诸多问题，难以满足集成电路先进节点日益集成化、高效化的发展需求。针对以上问题，开发具有“自对准”效应的区域选择性沉积(ASD)方法，有望实现“自下而上”的图案化加工，可应用于后端(BEOL)互连结构中引入完全自对准过孔(FSAV)，对解决光刻边缘放置误差(EPE)具有良好的前景。由于凹槽刻蚀易造成铜表面粗糙度激增、影响界面电阻，而ASD构建低介电常数的支架是更加优选的解决方案，因此发展具有低介电常数的聚合物薄膜材料的ASD技术具有重要的意义。
[0003]聚合物薄膜材料可通过引发式化学气相沉积、等离子体增强化学气相沉积、分子层沉积等手段获得均匀性、保形性良好的薄膜。然而目前已报道的可实现ASD的调控策略还难以应用于涉及自由基聚合反应的薄膜沉积体系，其主要难点在于缺乏表面调控自由基聚合反应动力学的手段。以往用于区域选择性沉积策略主要有三大类方法。(1)利用不同材料本征性质的差异：如公开号为WO2020117725A3提供的高选择性金属薄膜的沉积工艺；(2)通过局部活化或局部钝化，实现特定区域薄膜生长的强化或抑制：如公开号为CN113423864A提供的氮化硅的选择性沉积、公开号为CN113471059A提供的氧化硅的选择性沉积、公开号为CN113463069A提供的两种不同材料同时选择性沉积；(3)将沉积与刻蚀步骤耦合：如US20210351035A1提供的使用沉积
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处理
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蚀刻工艺选择性沉积硅，以及Vallat,R et al.Selective Deposition of Ta2O
5 by Adding Plasma Etching Super
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cycles in Plasma Enhanced Atomic Layer Deposition Steps.J.Vac.Sci.Technol.A,35(1),01B104(2017)中所报道的Ta2O5的选择性沉积。但是上述已报道的方法通常仅适用于选择性沉积无机薄膜材料，对于涉及自由基聚合反应的薄膜沉积体系并不适用，因此亟需针对聚合物薄膜材料开发能够实现ASD的表面调控手段。
[0004]针对在具有金属和介电材料异质区域的基材上选择性沉积介电薄膜材料，常见的方法是将抑制剂(如自组装单分子层(SAM)等)添加到非生长区域表面以抑制后续的薄膜材料沉积。基于SAM抑制剂的ASD工艺已成功用于多种无机薄膜材料体系(Wojtecki,R.et al.Fifteen Nanometer Resolved Patterns in Selective Area Atomic Layer Deposition—Defectivity Reduction by Monolayer Design.ACS Appl.Mater.Interfaces 10,38630
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38637(2018).)。但是SAM制备时间长、稳定性差、沉积
工艺后难以去除等不足不容忽视(Pasquali,M.et al.Area
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Selective Deposition of AlOx and Al
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Silicate for Fully Self
‑
Aligned Via Integration.ACS Appl.Mater.Interfaces 15,6079
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6091(2023).)。不同于以往通过添加抑制剂分子实现ASD的方式，本专利首次提出了基于等离子体表面修饰实现的聚合物薄膜ASD的新方法，通过金属区域在含卤素元素等离子体中的表面改性，获得在金属区域抑制聚合物薄膜的生长，从而建立具有高选择性的ASD工艺。

技术实现思路

[0005]本专利技术的目的在于提供一种聚合物薄膜区域选择性沉积的方法，该方法经等离子体表面修饰后实现聚合物薄膜区域选择性沉积，具有工艺简单、选择性高、与现有CMOS工艺匹配度好等优点。
[0006]本专利技术的技术方案如下：
[0007]一种聚合物薄膜区域选择性沉积的方法，所述方法包括使基材与等离子体接触后放入反应器中进行聚合物薄膜沉积；其中，基材包括第一金属区域和第二介电材料区域，相较于第一金属区域，聚合物薄膜在第二介电材料区域的沉积选择性在50％以上。
[0008]本专利技术利用等离子体处理后得到的金属卤化物对自由基聚合反应的抑制作用，使聚合物薄膜实现区域选择性地沉积。
[0009]作为本专利技术的一种优选方案，所述第一金属区域包括金属及其合金。
[0010]作为本专利技术的一种优选方案，所述第二介电材料区域包括介电常数小于或等于4.0的低介电材料。
[0011]作为本专利技术的一种优选方案，所述等离子体含有卤素元素。
[0012]作为本专利技术的一种优选方案，所述方法包括预先的基材清洗。
[0013]作为本专利技术的一种优选方案，所述方法包括在第二介电材料区域上进行表面修饰，可以在基材与等离子接触前或接触后进行表面修饰。
[0014]作为本专利技术的一种优选方案，所述方法包括等离子体接触后引入氧化步骤。
[0015]作为本专利技术的一种优选方案，所述聚合物薄膜沉积的方法选自化学气相沉积、原子层沉积或分子层沉积。
[0016]优选地，所述方法包括使基材与含卤素元素的等离子体接触后放入反应器中进行聚合物薄膜沉积；其中，基材包括第一金属区域和第二介电材料区域，相较于第一金属区域，聚合物薄膜在第二介电材料区域的沉积选择性在80％以上。
[0017]进一步优选地，所述第一金属区域为铜。
[0018]进一步优选地，所述第二介电材料区域为SiO2。
[0019]进一步优选地，所述等离子体均含有Br元素。
[0020]进一步优选地，所述聚合物薄膜沉积的单体选自丙烯酸酯类单体、甲基丙烯酸酯类单体、环硅氧烷类单体、二乙烯基苯、苯乙烯类单体。
[0021]本专利技术采用的等离子体处理法比较简便，简化了工艺流程，获得沉积选择性高。同时，这种方法对聚合物薄膜沉积方式的限制较少，且与现有CMOS工艺匹配程度很好。
附图说明
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【技术保护点】

【技术特征摘要】
1.一种聚合物薄膜区域选择性沉积的方法，其特征在于，所述方法包括使基材与等离子体接触后进入反应腔体中进行聚合物薄膜沉积；其中，基材包括第一金属区域和第二介电材料区域，相较于第一金属区域，聚合物薄膜在第二介电材料区域的沉积选择性在50％以上。2.根据权利要求1所述的聚合物薄膜区域选择性沉积的方法，其特征在于，所述第一金属区域包括金属及其合金。3.根据权利要求1所述的聚合物薄膜区域选择性沉积的方法，其特征在于，所述第二介电材料区域包括介电常数小于或等于4.0的低介电材料。4.根据权利要求1所述的聚合物薄膜区域选择性沉积的方法，其特征在于，所述等离子体含有卤素元素。5.根据权利要求1所述的聚合物薄膜区域选择性沉积的方法，其特征在于，所述方法包括使基材...

【专利技术属性】
技术研发人员：赵俊杰，周上钰，杜伟伟，邱明君，
申请(专利权)人：浙江大学，
类型：发明
国别省市：