电平移位电路及电平移位器制造技术

本发明专利技术公开一种电平移位电路及电平移位器，电平移位电路包括：电压输入端，包括高电压输入端和低电压输入端；电压输出端，包括高电压输出端和低电压输出端；逻辑电平输入端，用于接入第一逻辑电平；逻辑电平输出端；逻辑转换电路基于第一逻辑电平的控制，根据高电压输入端和低电压输入端的电压将高电压输出端接入的电压输出至逻辑电平输出端，或者，将低电压输出端接入的电压输出至逻辑电平输出端；逻辑电平输出端接收到高电压输出端输出的电压或低电压输出端输出的电压时，输出高电平的第二逻辑电平或低电平的第二逻辑电平。本发明专利技术旨在实现两个不同电压域之间的逻辑电平转换，并且两个电压域的低电压不限制于同一电压值。且两个电压域的低电压不限制于同一电压值。且两个电压域的低电压不限制于同一电压值。

【技术实现步骤摘要】
电平移位电路及电平移位器


[0001]本专利技术涉及电平移位领域，特别涉及一种电平移位电路及电平移位器。

技术介绍

[0002]电平移位器电路，用于将处于第一电压域高电平和低电平的逻辑“1”和“0”电平的逻辑信号转换为第二电压域高电平和低电平的信号。第二高电压域高电平和低电平电压大于第一高电平和低电平电压。但在传统电平移位电路中，第二电压域低电压势侧都用同一电平，只有高电压势侧比第一电压域要大，此功能缺陷在电路应用过程中会带来极大的限制。

技术实现思路

[0003]本专利技术的主要目的是提出一种电平移位电路及电平移位器，旨在将信号的高低电平从电压输入端转换为另一个高低电平不同的电压输出端。
[0004]为实现上述目的，本专利技术提出一种电平移位电路，包括：
[0005]电压输入端，所述电压输入端包括高电压输入端和低电压输入端；
[0006]电压输出端，所述电压输出端包括高电压输出端和低电压输出端；
[0007]逻辑电平输入端，用于接入第一逻辑电平；
[0008]逻辑电平输出端；
[0009]逻辑转换电路，所述逻辑转换电路的输出端与所述电压输入端和所述逻辑电平输入端连接，所述逻辑转换电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述高电压输出端接入的电压输出至逻辑电平输出端，或者，将所述低电压输出端接入的电压输出至逻辑电平输出端；
[0010]所述逻辑电平输出端接收到所述高电压输出端输出的电压或所述低电压输出端输出的电压时，输出高电平的第二逻辑电平或低电平的第二逻辑电平。
[0011]可选地，所述逻辑转换电路包括：
[0012]下拉电路，所述下拉电路的输入端与所述电压输入端连接，所述下拉电路的输入端还与所述逻辑电平输入端连接，所述下拉电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述高电压输出端接入的电压输出至逻辑电平输出端；
[0013]上拉耦合电路，所述上拉耦合电路的输入端与所述下拉电路的输出端连接，所述上拉耦合电路的输入端还与所述电压输出端连接，所述上拉耦合电路的输出端与所述逻辑电平输出端连接，所述上拉耦合电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述低电压输出端接入的电压输出至逻辑电平输出端。
[0014]可选地，所述下拉电路包括第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述第一PMOS管的栅极、所述第一NMOS管的栅极和所述第三NMOS管的栅极与所述逻辑电平输入端连接，所述第一PMOS管的源极、所述第一NMOS管的源极、所述第二NMOS管的源极和所
述第三NMOS管的源极与所述低电压输入端连接，所述第一PMOS管的漏极和所述第一NMOS管的漏极与所述第二NMOS管的栅极连接，所述第二NMOS管的漏极和所述第三NMOS管的漏极与所述上拉耦合电路的输入端连接。
[0015]可选地，所述上拉耦合电路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述第四PMOS管的栅极、所述第四PMOS管的漏极、所述第五PMOS管的栅极、所述第五PMOS管的漏极、所述第六PMOS管的栅极、第七PMOS管的栅极与所述下拉电路的输出端连接，所述第四PMOS管的源极、所述第五PMOS管的源极、所述第六PMOS管的漏极和第七PMOS管的漏极与所述高电压输出端连接，所述第六PMOS管的源极通过所述第六NMOS管与所述低电压输出端连接，第七PMOS管的源极通过所述第七NMOS管与所述低电压输出端连接。
[0016]可选地，所述电平移位电路还包括：
[0017]钳位电路，所述钳位电路串联设置于所述下拉电路和所述上拉耦合电路之间。所述钳位电路用于将所述下拉电路输出的电压限制后输出至所述上拉耦合电路。
[0018]可选地，所述钳位电路包括第二PMOS管和第三PMOS管，所述第二PMOS管的漏极和所述第三PMOS管的漏极与所述下拉电路的输出端连接，所述第二PMOS管的源极和所述第三PMOS管的漏极与所述上拉耦合电路的输入端连接，所述第二PMOS管的栅极和所述第三PMOS管的栅极与所述低电压输出端连接。
[0019]可选地，所述电平移位电路还包括：
[0020]驱动电路，所述驱动电路的输入端与所述上拉耦合电路的输出端连接，所述驱动电路的输出端与电压输出端连接，所述驱动电路用于将所述上拉耦合电路输出的电压作增强驱动处理后输出至所述逻辑电平输出端。
[0021]可选地，所述驱动电路包括第八PMOS管、第八NMOS管、第九PMOS管和第九NMOS管，所述第八PMOS管的栅极和所述第八NMOS管的栅极与所述上拉耦合电路的输出端连接，所述第八PMOS管的漏极和所述第八NMOS管的漏极与所述第九PMOS管的栅极和第九NMOS管的栅极互连，所述第八PMOS管的源极和所述第九PMOS管的源极与所述高电压输出端连接，所述第八NMOS管的源极和所述第九NMOS管的源极与所述低电压输出端连接。
[0022]可选地，所述电平移位电路还包括：
[0023]静电保护电路，所述静电保护电路并联设置于所述上拉耦合电路和所述驱动电路之间，所述电压输出端的电压大于预设击穿电压时，所述静电保护电路将所述上拉耦合电路输出的电流分流到地。
[0024]本专利技术还提出一种电平移位器，所述电平移位器包括如上所述的电平移位电路。
[0025]本专利技术技术方案通过电压输入端、电压输出端、逻辑电平输入端、逻辑转换电路及逻辑电平输出端构成电平移位电路，其中，电压输入端包括高电压输入端和低电压输入端，电压输出端包括高电压输出端和低电压输出端；逻辑电平输入端，可以接入第一逻辑电平；逻辑转换电路的输出端与电压输入端和逻辑电平输入端连接，逻辑转换电路可以基于第一逻辑电平的控制，根据高电压输入端和低电压输入端的电压将高电压输出端接入的电压输出至逻辑电平输出端，或者，将低电压输出端接入的电压输出至逻辑电平输出端；逻辑电平输出端则可以在接收到高电压输出端输出的电压或低电压输出端输出的电压时，输出对应的第二逻辑电平。本方案通过将电压输入端设置为高电压输入端和低电压输入端，并将电
压输出端设置为高电压输出端和低电压输出端，使得电压输入端的低电压和电压输出端的低电压可以不限制为同一电压值，能够应用于更多场景。本专利技术旨在实现两个不同电压域之间的逻辑电平转换，并且两个电压域的低电压不限制于同一电压值。
附图说明
[0026]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
[0027]图1为本专利技术电平移位电路一实施例的功能模块示意图；
[0028]图2为本专利技术电平移位本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电平移位电路，其特征在于，包括：电压输入端，所述电压输入端包括高电压输入端和低电压输入端；电压输出端，所述电压输出端包括高电压输出端和低电压输出端；逻辑电平输入端，用于接入第一逻辑电平；逻辑电平输出端；逻辑转换电路，所述逻辑转换电路的输出端与所述电压输入端和所述逻辑电平输入端连接，所述逻辑转换电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述高电压输出端接入的电压输出至逻辑电平输出端，或者，将所述低电压输出端接入的电压输出至逻辑电平输出端；所述逻辑电平输出端接收到所述高电压输出端输出的电压或所述低电压输出端输出的电压时，输出高电平的第二逻辑电平或低电平的第二逻辑电平。2.如权利要求1所述的电平移位电路，其特征在于，所述逻辑转换电路包括：下拉电路，所述下拉电路的输入端与所述电压输入端连接，所述下拉电路的输入端还与所述逻辑电平输入端连接，所述下拉电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述高电压输出端接入的电压输出至逻辑电平输出端；上拉耦合电路，所述上拉耦合电路的输入端与所述下拉电路的输出端连接，所述上拉耦合电路的输入端还与所述电压输出端连接，所述上拉耦合电路的输出端与所述逻辑电平输出端连接，所述上拉耦合电路基于所述第一逻辑电平的控制，根据所述高电压输入端和低电压输入端的电压将所述低电压输出端接入的电压输出至逻辑电平输出端。3.如权利要求2所述的电平移位电路，其特征在于，所述下拉电路包括第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述第一PMOS管的栅极、所述第一NMOS管的栅极和所述第三NMOS管的栅极与所述逻辑电平输入端连接，所述第一PMOS管的源极、所述第一NMOS管的源极、所述第二NMOS管的源极和所述第三NMOS管的源极与所述低电压输入端连接，所述第一PMOS管的漏极和所述第一NMOS管的漏极与所述第二NMOS管的栅极连接，所述第二NMOS管的漏极和所述第三NMOS管的漏极与所述上拉耦合电路的输入端连接。4.如权利要求2所述的电平移位电路，其特征在于，所述上拉耦合电路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述第四PMOS管的栅极、所述第四PMOS管的漏极、所述第五PMOS管的栅极、所述第五PMOS管的...

【专利技术属性】
技术研发人员：张志辉，
申请(专利权)人：辰芯半导体深圳有限公司，
类型：发明
国别省市：