微控制器及其内存控制方法技术

本发明专利技术提供一种微控制器及其内存控制方法。其中，微控制器包括内存阵列、多个内存控制器以及多个计数控制器。内存阵列包括多个内存区块。所述多个计数控制器分别基于内存时钟进行计数以产生计数值。当计数值到达预设值时，对应于计数值的计数控制器控制对应内存控制器进入省电模式。当接收到操作命令时，计数控制器重置计数值并控制对应内存控制器进入操作模式。本发明专利技术的微控制器能够在运行时降低不常用到的内存控制器以及内存区块的功率消耗。常用到的内存控制器以及内存区块的功率消耗。常用到的内存控制器以及内存区块的功率消耗。

【技术实现步骤摘要】
微控制器及其内存控制方法


[0001]本专利技术涉及一种微控制器以及用于微控制器的内存控制方法，且特别是有关于一种在运行时具有低功率消耗的微控制器以及用于微控制器的内存控制方法。

技术介绍

[0002]微控制器会被搭载在电子装置上以作为电子装置的数据处理核心。为了降低电子装置的耗电状况，微控制器本身的功率消耗也须要被降低。一般来说，微控制器提供内建内存组件(如，包括静态随机存取内存(SRAM)的组件)可以进行快速的数据存取。当电子装置处于关机状态或休眠状态下，微控制器会关闭内存组件的运行，从而达到省电效果。然而，上述的省电效果仅能在电子装置处于关机状态或休眠状态下才能实现。

技术实现思路

[0003]本专利技术提供一种能够在运行时具有低功率消耗的微控制器的微控制器以及用于微控制器的内存控制方法。
[0004]本专利技术的微控制器包括内存阵列、多个内存控制器以及多个计数控制器。内存阵列包括多个内存区块。所述多个内存控制器与所述多个内存区块对应耦接。所述多个内存控制器分别在操作模式中对所述多个内存区块中的对应内存区块进行操作。所述多个计数控制器与所述多个内存控制器对应耦接。所述多个计数控制器基于内存时钟进行计数以产生计数值。当计数值到达预设值时，计数控制器控制对应内存控制器进入省电模式以停止对所述多个内存区块中的对应内存区块进行操作。此外，当接收到操作命令时，计数控制器重置计数值并控制对应内存控制器进入操作模式。
[0005]本专利技术的内存控制方法用于对微控制器的内部存储器进行控制。微控制器包括内存阵列、多个内存控制器以及多个计数控制器。内存阵列包括多个内存区块。所述多个内存控制器与所述多个内存区块对应耦接。所述多个计数控制器与所述多个内存控制器对应耦接。内存控制方法包括：利用所述多个计数控制器接收内存时钟，并分别基于内存时钟进行计数以产生计数值；当所述多个计数控制器中的对应计数控制器的计数值到达预设值时，控制所述多个内存控制器的对应内存控制器进入省电模式以停止对所述多个内存区块中的对应内存区块进行操作；以及当对应计数控制器接收到操作命令时，重置计数值并控制对应内存控制器进入操作模式，使对应内存控制器依据操作命令以对对应内存区块进行操作。
[0006]基于上述，计数控制器基于内存时钟进行计数以产生计数值。当计数值到达预设值时，计数控制器控制对应内存控制器进入省电模式。因此，对应内存控制器以及对应内存区块不会进行操作。如此一来，对应内存控制器以及对应内存区块的功率消耗能够被节约。一旦接收到操作命令，计数控制器重置计数值并控制对应内存控制器进入操作模式。如此一来，微控制器能够在运行时降低不常用到的内存控制器以及内存区块的功率消耗。
[0007]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式
作详细说明如下。
附图说明
[0008]图1是依据本专利技术第一实施例所绘示的微控制器的示意图。
[0009]图2是依据本专利技术一实施例的内存控制方法的流程图。
[0010]图3是依据本专利技术一实施例所绘示的第一时序图。
[0011]图4是依据本专利技术一实施例所绘示的第二时序图。
[0012]图5是依据本专利技术一实施例所绘示的第三时序图。
[0013]图6是依据本专利技术第二实施例所绘示的微控制器的部分示意图。
[0014]附图标记
[0015]100：微控制器
[0016]110：内存阵列
[0017]120_1～120_n、220_1：内存控制器
[0018]130_1～130_n、230_1：计数控制器
[0019]140：处理器
[0020]221：模式控制电路
[0021]231：计数器
[0022]232：缓存器
[0023]233：判断电路
[0024]ADD：地址
[0025]BS：总线
[0026]CLK：内存时钟
[0027]CMD：操作命令
[0028]CNT1～CNTn：计数值
[0029]DTA：数据
[0030]DV：预设值
[0031]SEG1～SEGn：内存区块
[0032]S110～S150：步骤
[0033]SC：控制信号
[0034]SC1：第一控制信号
[0035]SC2：第二控制信号
[0036]t1～t7：时间点
[0037]TD1：第一时序图
[0038]TD2：第二时序图
[0039]TD3：第三时序图
具体实施方式
[0040]现将详细地参考本专利技术的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在图式和描述中用来表示相同或相似部分。
[0041]请参考图1，图1是依据本专利技术第一实施例所绘示的微控制器的示意图。在本实施例中，微控制器100包括内存阵列110、内存控制器120_1～120_n以及计数控制器130_1～130_n。内存阵列110包括内存区块SEG1～SEGn。内存区块SEG1～SEGn例如包括多个静态随机存取存储单元(SRAM cells)，本专利技术并不以此为限。内存控制器120_1～120_n与内存区块SEG1～SEGn对应耦接。内存控制器120_1～120_n在操作模式中分别对内存区块SEG1～SEGn中的对应内存区块进行操作。以本实施例为例，内存控制器120_1耦接于内存区块SEG1。内存控制器120_1在操作模式中对内存区块SEG1进行操作。内存控制器120_2耦接于内存区块SEG2。内存控制器120_2在操作模式中对内存区块SEG2进行操作。同理可推，内存控制器120_n耦接于内存区块SEGn。内存控制器120_n在操作模式中对内存区块SEGn进行操作。
[0042]在一些实施例中，内存控制器120_1耦接于内存区块SEG1、SEG2。内存控制器120_n在操作模式中对内存区块SEG1、SEG2进行操作。本专利技术并不以此图1的内存控制器120_1～120_n以及内存区块SEG1～SEGn的对应耦接方式为限。
[0043]在本实施例中，计数控制器130_1～130_n与内存控制器120_1～120_n对应耦接。以本实施例为例，计数控制器130_1耦接于内存控制器120_1。计数控制器130_2耦接于内存控制器120_2，依此类推。计数控制器130_1～130_n基于内存时钟CLK进行计数以产生计数值CNT1～CNTn。计数控制器130_1～130_n分别依据计数值CNT1～CNTn以及操作命令CMD来决定对应内存控制器的模式。
[0044]以计数控制器130_1为例，当计数值CNT1还没有到达预设值时，计数控制器130_1会持续基于内存时钟CLK进行计数。当计数值CNT1到达预设值时，计数控制器130_1会控制内存控制器120_1进入省电模式。因此，内存控制器120_1停止对内存区块SEG1进行操作。当计数控制器130_1接收到本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种微控制器，其特征在于，所述微控制器包括：内存阵列，包括多个内存区块；多个内存控制器，与所述多个内存区块对应耦接，各经配置以在操作模式中对所述多个内存区块中的对应内存区块进行操作；以及多个计数控制器，与所述多个内存控制器对应耦接，各经配置以：基于内存时钟进行计数以产生计数值，当所述计数值到达预设值时，控制所述多个内存控制器中的对应内存控制器进入省电模式以停止对所述对应内存区块进行操作，并且当接收到操作命令时，重置所述计数值并控制所述对应内存控制器进入所述操作模式。2.根据权利要求1所述的微控制器，其特征在于，所述多个计数控制器中的第一计数控制器包括：计数器，经配置以接收所述内存时钟，并对所述内存时钟的次数进行计数以产生所述计数值；缓存器，经配置以储存所述预设值；以及判断电路，耦接于所述计数器以及所述缓存器，经配置以依据所述计数值以及操作命令来控制所述多个内存控制器中的第一内存控制器的模式。3.根据权利要求2所述的微控制器，其特征在于，当接收到所述操作命令时，所述第一计数控制器重置所述计数值并且基于所述内存时钟的次数进行计数。4.根据权利要求3所述的微控制器，其特征在于，在所述操作模式中，所述第一内存控制器接收所述操作命令，并反应于所述操作命令以对所述对应内存区块进行写入操作、读取操作以及刷新操作的至少其中之一。5.根据权利要求4所述的微控制器，其特征在于：当所述计数值到达预设值时，所述判断电路提供第一控制信号，所述第一内存控制器反应于所述第一控制信号以进入所述省电模式，并且当接收到所述操作命令时，所述判断电路提供第二控制信号，所述第一内存控制器反应于所述第二控制信号以进入操作模式。6.根据权利要求5所述的微控制器，其特征在于，所述第一内存控制器包括：模式控制电路，经配置以反应于所述第一控制信号以控制所述第一内存控...

【专利技术属性】
技术研发人员：陈依璟，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：