一种基于FPGA的DDC数字控制方法及系统技术方案

本申请实施例提供了一种基于FPGA的DDC数字控制方法及系统。该基于FPGA的DDC数字控制系统包括I数据通道、Q数据通道和FPGA数控振荡器；所述I数据通道包括依次耦合的第一混频器、第一滤波单元和第一增益控制单元；所述Q数据通道包括依次耦合的第二混频器、第二滤波单元和第二增益控制单元；所述FPGA数控振荡器的输出端分别与所述第一混频器和第二混频器耦合；所述FPGA数控振荡器用于，向所述第一混频器输出第一振荡信号，向所述第二混频器输出第二振荡信号；所述第一混频器用于，根据数字信号和所述第一振荡信号得到I基带信号；所述第二混频器用于，根据所述数字信号和所述第二振荡信号得到Q基带信号。号得到Q基带信号。号得到Q基带信号。

【技术实现步骤摘要】
一种基于FPGA的DDC数字控制方法及系统


[0001]本申请涉及通信下变频
，尤其涉及一种基于FPGA的DDC数字控制方法及系统。

技术介绍

[0002]射频无线通信包括发射机和接收机。发射机将数据承载在基带信号上，通过上变频将基带信号转为中频信号或更高频的射频信号发送至接收机。接收机对接收到的信号进行下变频，得到承载了数据的基带信号。数字下边频(Digital down converter,DDC)器是接收机中的重要器件。

技术实现思路

[0003]本申请实施例提供一种基于FPGA的DDC数字控制方法及系统，给出了一种基于FPGA实现下变频器的可行性方案。
[0004]为达到上述目的，本申请的实施例采用如下技术方案：
[0005]第一方面，提供了一种基于FPGA的DDC数字控制系统，该系统包括I数据通道、Q数据通道和FPGA数控振荡器；所述I数据通道包括依次耦合的第一混频器、第一滤波单元和第一增益控制单元；所述Q数据通道包括依次耦合的第二混频器、第二滤波单元和第二增益控制单元；所述FPGA数控振荡器的输出端分别与所述第一混频器和第二混频器耦合；
[0006]所述FPGA数控振荡器用于，向所述第一混频器输出第一振荡信号，向所述第二混频器输出第二振荡信号；
[0007]所述第一混频器用于，根据数字信号和所述第一振荡信号得到I基带信号；
[0008]所述第二混频器用于，根据所述数字信号和所述第二振荡信号得到Q基带信号。
[0009]在本申请实施例中，通过FPGA构成FPGA数控振荡器来实现数控振荡器的功能。FPGA数控振荡器向第一混频器输出第一振荡信号，向第二混频器输出第二振荡信号。模数转换器输入中频信号或射频信号，并通过模数转换得到数字信号，而后将数字信号分别输出至第一混频器和第二混频器。而后第一混频器将输入的数字信号通过第一振荡信号进行混频得到第一基带信号。第二混频器将输入的数字信号通过第二振荡信号进行混频得到第二基带信号。而后通过第一滤波单元对第一基带信号进行滤波处理后输出至第一增益控制单元，第二滤波单元对第二基带信号进行滤波处理后输出至第二增益控制单元。第一增益控制单元和第二增益控制单元分别对输入的基带信号进行处理后，输出至后级的控制器或者基带信号处理单元等单元。通过后级的控制器等单元对增益控制后的两路基带信号进行输出。其中，第一增益控制单元和第二增益控制单元用于将I基带信号和Q基带信号的信号功率增益等大小保持一致，以便于后续对两路信号进行处理。
[0010]在一种可能的实施方式中，所述FPGA数控振荡器包括相位累加器、FPGA处理器和存储器；所述存储器中存储有正弦信号数据；
[0011]所述相位累加器电路输入端用于根据时钟控制信号输入频率控制字，并按照时钟
周期进行累加得到频率累加信号；所述频率累加信号用于指示所述存储器的地址；
[0012]所述FPGA存储器用于，根据频率累加信号和所述正弦信号数据得到所述第一振荡信号和所述第二振荡信号；所述第一振荡信号和所述第二振荡信号的相位相差90
°
。
[0013]在本申请实施例中，通过FPGA数控振荡器如果把输入中频信号的每个复数样本转换成对应的初始旋转向量，初始旋转相角为本振信号的瞬时相位，那么FPGA处理器可以基于CORDIC算法来将信号的复数相位连续旋转，这样就实现了数字下变频。由于它是迭代算法，如果要实现高速应用的目标，我们有必要对每一级迭代用特定的流水结构来实现。在这种流水结构中，固定基本旋转角度可以采用查表实现。查表数据存储在存储器中。
[0014]在一种可能的实施方式中，所述第一滤波单元和/或所述第二滤波单元包括积分梳状滤波器。
[0015]在一种可能的实施方式中，所述第一滤波单元和/或所述第二滤波单元还包括半带滤波器；所述积分梳状滤波器的输出端与所述半带滤波器的输入端耦合。
[0016]在一种可能的实施方式中，所述第一滤波单元和/或所述第二滤波单元还包括多相滤波器；所述多相滤波器的输入端与所述半带滤波器的输出端耦合。
[0017]在一种可能的实施方式中，所述多相滤波器包括255阶滤波器。
[0018]第二方面，本申请实施例还提供了一种基于FPGA的DDC数字控制方法，其特征在于，基于一种基于FPGA的DDC数字控制系统；所述系统包括I数据通道、Q数据通道和FPGA数控振荡器；所述I数据通道包括依次耦合的第一混频器、第一滤波单元和第一增益控制单元；所述Q数据通道包括依次耦合的第二混频器、第二滤波单元和第二增益控制单元；所述FPGA数控振荡器的输出端分别与所述第一混频器和第二混频器耦合；所述方法包括
[0019]控制所述FPGA数控振荡器向所述第一混频器输出第一振荡信号，向所述第二混频器输出第二振荡信号；
[0020]控制所述第一混频器根据数字信号和所述第一振荡信号得到I基带信号；
[0021]控制所述第二混频器根据所述数字信号和所述第二振荡信号得到Q基带信号。
[0022]在一种可能的实施方式中，所述FPGA数控振荡器包括相位累加器、FPGA处理器和存储器；所述存储器中存储有正弦信号数据；所述控制所述FPGA数控振荡器向所述第一混频器输出第一振荡信号，向所述第二混频器输出第二振荡信号，包括
[0023]根据时钟控制信号控制所述相位累加器电路输入端输入频率控制字，并按照时钟周期进行累加得到频率累加信号；所述频率累加信号用于指示所述存储器的地址；
[0024]根据所述时钟控制信号控制所述FPGA存储器根据频率累加信号和所述正弦信号数据得到所述第一振荡信号和所述第二振荡信号；所述第一振荡信号和所述第二振荡信号的相位相差90
°
。
[0025]第三方面，本申请实施例还提供了一种电子设备，该电子设备包括电路板和如权利要求1
‑
6任一项所述的系统；所述系统安装在所述电路板上。
[0026]第四方面，本申请实施例还提供了一种计算机可读存储介质，该计算机可读存储介质包括指令；当所述指令在上述第三方面所记载的电子设备上运行时，使得所述电子设备执行上述第二方面所记载的方法。
附图说明
[0027]图1为本申请实施例提供的一种电子设备的结构示意图；
[0028]图2为本申请实施例提供的一种基于FPGA的DDC数字控制系统的结构示意图；
[0029]图3为本申请实施例提供的又一种基于FPGA的DDC数字控制系统的结构示意图；
[0030]图4为本申请实施例提供的一种基于FPGA数控振荡器的结构示意图；
[0031]图5为本申请实施例提供的一种第一滤波单元和/或第二滤波单元的结构示意图。
具体实施方式
[0032]需要说明的是，本申请实施例涉及的术语“第一”、“第二”等仅用于区分同一类型特征的目的，不能理解为用于指示相对重要性、数量、顺序等。
[0033]本申请实施例涉及的术语本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的DDC数字控制系统，其特征在于，包括I数据通道、Q数据通道和FPGA数控振荡器；所述I数据通道包括依次耦合的第一混频器、第一滤波单元和第一增益控制单元；所述Q数据通道包括依次耦合的第二混频器、第二滤波单元和第二增益控制单元；所述FPGA数控振荡器的输出端分别与所述第一混频器和第二混频器耦合；所述FPGA数控振荡器用于，向所述第一混频器输出第一振荡信号，向所述第二混频器输出第二振荡信号；所述第一混频器用于，根据数字信号和所述第一振荡信号得到I基带信号；所述第二混频器用于，根据所述数字信号和所述第二振荡信号得到Q基带信号。2.根据权利要求1所述的系统，其特征在于，所述FPGA数控振荡器包括相位累加器、FPGA处理器和存储器；所述存储器中存储有正弦信号数据；所述相位累加器电路输入端用于根据时钟控制信号输入频率控制字，并按照时钟周期进行累加得到频率累加信号；所述频率累加信号用于指示所述存储器的地址；所述FPGA存储器用于，根据频率累加信号和所述正弦信号数据得到所述第一振荡信号和所述第二振荡信号；所述第一振荡信号和所述第二振荡信号的相位相差90
°
。3.根据权利要求1或2所述的系统，其特征在于，所述第一滤波单元和/或所述第二滤波单元包括积分梳状滤波器。4.根据权利要求3所述的系统，其特征在于，所述第一滤波单元和/或所述第二滤波单元还包括半带滤波器；所述积分梳状滤波器的输出端与所述半带滤波器的输入端耦合。5.根据权利要求4所述的系统，其特征在于，所述第一滤波单元和/或所述第二滤波单元还包括多相滤波器；所述多相滤波器的输入端与所述半带滤波器的输出端耦合。6.根据权利要求5所述的系统，其特征在于，所述多相滤波器包括255阶滤波器。7.一种基于FPGA的DDC...

【专利技术属性】
技术研发人员：陈晓东，
申请(专利权)人：广东聚核智能电器股份有限公司，
类型：发明
国别省市：